Variabilit´e des param`etres ´electriques du transistor

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Le transistor MOS a e et de champ

Le MOSFET (pour Metal-Oxide-Semiconductor Field-E ect-Transistor), egalement appel transistor MOS, est l’element de base de la microelectronique contemporaine et est utilise dans tous les circuits integres.
Au cours des dernieres annees, le transistor n’a cess d’evoluer pour repondre aux exigences toujours croissantes de l’industrie.
Ainsi, de nombreuses optimisations ont ete apportees au l des n uds technologiques a n de surmonter les e ets parasites induits par la miniaturisation des dimensions caracteristiques et par l’augmentation de la densit d’integration. Des dispositifs ayant des longueurs de grille tres faibles ont pu voir le jour, de nouveaux materiaux comme les oxydes a forte permittivit et les grilles metalliques ont ete adoptes.
Dans cette partie, on presentera le principe de fonctionnement du transistor MOS a e et de champ.

Presentation du transistor MOS

Le transistor MOS constitue l’element de base des circuits integres utilises dans le domaine de la micro electronique. La fonction premiere d’un transistor est globalement celle d’un in-terrupteur. Son r^ole est de laisser passer le courant ou de le bloquer. Il existe deux types de transistors : les NMOS, pour lesquels les porteurs dans le canal de conduction sont des electrons, et les PMOS, pour lesquels les porteurs sont des trous. Deux types de transistors sont necessaires pour realiser des applications logiques (Inverseurs, portes NAND…).
Durant plusieurs decennies, les transistors MOS etaient fabriques sur silicium massif, don-nant ainsi le nom de BULK a cette technologie. Le substrat du transistor etait de type P pour les NMOS et N pour les PMOS. Le transistor comprend egalement des zones fortement dopee, N pour les NMOS et P pour les PMOS, qui constituent ses electrodes de sources et de drains et sont les reservoirs des porteurs.
La derniere zone importante du transistor est l’electrode de grille. En appliquant une tension sur la grille, un champ electrique vertical est gener dans l’oxyde de grille et permet ainsi le contr^ole de la conduction dans le canal. La grille est isolee electriquement du canal de silicium par un isolant dielectrique : l’oxyde de grille. Cet isolant est constitue d’un oxyde interfacial (aussi appel Inter Layer, ou IL) et d’un dielectrique haute permittivit (dit High-K pour sa haute constante dielectrique k).

Caracterisation d’un transistor MOS a e et de champ

On a vu quels etaient les di erents regimes de fonctionnement du transistor MOS. On presente maintenant les di erentes facon de caracteriser un transistor et les grandeurs extraites lors des caracterisations. Ces grandeurs caracteristiques vont permettre de determiner les per-formances electriques des transistors.

Courbes de transfert – Id(Vg)

Il existe de nombreux parametres permettant de caracteriser electriquement les transistors MOS. Une grande partie de ces parametres peut ^etre determinee lors de mesures des courbes de transfert Id(Vg). La Figure 1.2 montre une courbe caracteristique Id(Vg) et les parametres electriques extraits sur la courbe.
La courbe de transfert permet une extraction directe de plusieurs parametres :
– Le courant du transistor aux conditions de fonctionnement dans un circuit, c’est a dire quand la tension de grille est egale a la tension d’alimentation utilisee dans des circuits : Vdd.
Sur notre exemple on l’extrait a Vg=Vdd=1V. On le note Idlin quand il est extrait en regime lineaire (Vd=0.1V) et Idsat pour le regime de saturation (Vd=1V).
– La pente sous le seuil des transistors, note SS pour Subthreshold Slope . Elle correspond a la pente, en echelle logarithmique, de la caracteristique Id(Vg) pour Vg< VT .
– Le courant de fuite, note Idoff . Il correspond au courant quand le transistor n’est pas aliment (Vg=0). Ce parametre resulte de la somme des courants tunnel entre la grille et le substrat (IGB) et entre la grille et les extensions du drain (IGD) et de la source (IGS), de la qualite des jonctions PN c^ote source et c^ote drain impactant les courants entre le drain et le substrat (IDB) et entre la source et le substrat (ISB), ainsi que de la hauteur de la barriere de potentiel entre le canal et les extensions (impactant le courant entre la source et le drain ISD).
– La tension de seuil, note VT . On a introduit theoriquement ce que representait la tension de seuil VT lors de la presentation des regimes de fonctionnement du transistor.

Variabilite des parametres electriques du transistor

Les transistors sont le produit de tres longs procedes de fabrication. Ainsi, on veut que les parametres cles d’un transistor : sa tension de seuil VT , son courant de drain a Id, sa pente sous le seuil SS, soient les meilleurs possibles. Cependant, atteindre de bonnes performances electriques n’est pas su sant pour valider une technologie.
En e et, la grande complexit intervenant au cours de la realisation des transistors dans les n uds technologiques avances entrainent une uctuation des parametres electriques des transistors : on parle de variabilite. Les parametres electriques qui caracterisent des transistors, supposes identiques, varient en fait d’un transistor a l’autre. On quali era cette variabilite de variabilite statique, car due aux procedes de fabrication et n’evoluant pas avec le temps.
De la m^eme facon, les parametres electriques des transistors ne sont pas ges . Ils sont susceptibles de varier, se degrader, avec le temps, et surtout avec le fonctionnement des tran-sistors. De ce fait, on quali era cette variabilite de variabilite dynamique ou temporelle.
Arriver a contr^oler ces deux types de variabilite est vital aujourd’hui car elles apparaissent comme un frein important a une poursuite de la miniaturisation des dispositifs ([10], [11] pour la variabilite statique et [12], [13] pour la variabilite dynamique).
On presentera dans cette partie ces deux types de variabilite, quelles sont leur sources et leurs e ets sur les transistors.

Variabilite statique

La variabilite statique correspond a la variabilite initiale des transistors, c’est a dire, la variabilite qui resulte majoritairement des procedes de fabrication.
Plusieurs sources sont susceptibles de generer une variabilite des parametres electriques des transistors. Dans cette partie, on passe en revue les di erentes sources de variabilite statique.

Fluctuation du nombre de dopants : Random Dopant Fluctuation

Une source de variabilite importante, pour les technologies BULK, est la variation du nombre de dopants dans le canal, le RDD (pour Random Discrete Dopant) [14], aussi appel RDF. Le RDD est devenue la source de variabilite la plus importante des technologies BULK [15] et apparait comme un frein intrinseque a cette architecture.
Comme present precedemment, le transistor BULK possede deux types de dopage. Les sources et drains dopes N (respectivement P) et le substrat dope P (respectivement N) pour un transistor NMOS (respectivement PMOS). Lorsque les dimensions des transistors etaient importantes, le nombre de dopants presents dans le canal d’un transistor evoluait peu d’un transistor a l’autre. Avec la reduction drastique des dimensions, le nombre de dopants presents dans le substrat d’un transistor est devenu su samment faible pour que les uctuations du nombre de dopants entre deux transistors a ectent grandement leurs caracteristiques. Cette variation entraine une variabilite de tous les parametres electriques des transistors. La Figure 1.5 montre la variabilite uniquement due au RDD sur des courbes caracteristiques Id(Vg).

Variabilite des parametres electriques du transistor

Dans ces simulations, tous les transistors sont supposes ^etre identiques : m^emes dimen-sion, m^emes procedes de fabrication. Cependant la repartition aleatoire et le nombre variable de dopants entre deux transistors entraine une forte variabilite des parametres electriques des transistors comme on peut le voir sur les courbes Id(Vg). Sur les simulations, la courbe cor-respondant a un dopage continu, c’est a dire sans variabilite, est representative de ce qu’on pourrait attendre sur des dispositifs de grandes tailles (car peu a ectes par la uctuation du nombre de dopants). On voit que le RDD a ectant les dispositifs de petites tailles entraine une uctuation de tous les parametres electriques des transistors (Id, Gm et SS) autour de la valeur moyenne donnee par les simulations obtenues sur des dispositifs avec un dopage continu.

Rugosite de bord : Line Edge Roughness

Si le RDD est consider comme etant la principale source de variabilite statique sur transistor BULK [17]. Il existe d’autres sources non negligeables.
Les uctuations des longueurs de grille, creant ainsi des longueurs de grille e ectives, re-presentent une autre source de variabilite importante. Cette source est principalement due aux procedes de gravure, on l’appelle LER pour Line Edge Roughness.
De la m^eme facon que pour le RDD, le LER etait une source de variabilite de moindre inter^et dans le passe quand les dimensions etaient bien plus importantes. Cependant, avec la miniaturisation accrue operee au cours des dernieres annees, nous avons atteint des dimensions ou la rugosite de surface joue un r^ole important sur la variabilite.
Typiquement, le LER a une grandeur caracteristique de l’ordre de 5nm [18]. De ce fait, aux longueurs de grille actuelles ( 30nm) cette source de variabilite commence a prendre une importance non negligeable.
Sur la Figure 1.6 on represente tout d’abord une simulation realisee sur un transistor de longueur 30nm et de largeur 200nm montrant les e ets physiques du LER sur un transistor. Puis, on montre des resultats de simulations, realises par Dave Reid [17], modelisant les e ets du LER et du RDD sur la distribution de VT de transistors MOS.

Variabilite statique et technologie FDSOI

Il est interessant de noter que certaines sources de variabilite peuvent ^etre attenuees gr^ace a des ameliorations des procedes technologiques. Le LER, par exemple, peut ^etre reduit gr^ace a une amelioration des procedes de lithographie, ou le MGG peut ^etre attenuer par des procedes de recuit. A l’inverse, d’autres sources de variabilite apparaissent comme intrinseques a une technologie et ne pourront qu’augmenter avec la diminution des dimensions. C’est le cas du RDD, deja la source de variabilite principale sur technologie BULK. La reduction de cette source de variabilite, propre au BULK, est en partie ce qui a pousse a chercher de nouvelles technologies pour continuer l’objectif principal de la microelectronique : la reduction des dimensions des dispositifs.
La technologie FDSOI apporte des solutions aux problemes de variabilite statique de la technologie BULK.
Comme nous l’avons precedemment expliqu dans la section 1.2.4, les transistors FDSOI presentent un canal depourvu de dopants. De ce fait, la variabilite due a la uctuation du nombre de dopants entre deux dispositifs (le RDD) disparait completement avec cette technologie. Cette amelioration constitue un des atouts majeurs de la technologie FDSOI pour lutter contre la variabilite statique. La Figure 1.10 presente des resultats de simulations montrant l’evolution de la variabilite du VT en fonction de la technologie consideree (BULK, FDSOI et FinFET) [24].
On voit bien sur la Figure que la variabilite est clairement diminuee par l’elimination du RDD (on peut considerer que la technologie FinFET, comme la technologie FDSOI, possede tres peu de dopants dans le canal de silicium).
Il convient cependant de noter que la technologie FDSOI introduit une nouvelle source de variabilite liee a l’epaisseur du lm de silicium tSi. En e et, l’epaisseur du lm in uence forte-ment les caracteristiques electriques des transistors FDSOI. Il est donc important de maitriser ce parametre pour contr^oler la variabilite de la technologie. La these de Jer^ome Marurier [8] se penche sur cet aspect particulier de la technologie FDSOI.
En plus de l’epaisseur du tSi, l’epaisseur du BOX, tBOX , est un autre parametre propre aux transistors FDSOI qui peut ^etre source de variabilite.

Variabilite dynamique

Les parametres electriques des transistors ne sont pas ges : ils peuvent varier au cours du temps. Historiquement, l’etude de la uctuation de ces parametres electriques au cours du temps releve du domaine de la abilite. Cependant, avec la reduction des dimensions des dispositifs, la variation des parametres electriques change enormement d’un transistor a l’autre. Pour cette raison, on preferera plut^ot parler de variabilite temporelle ou dynamique.
Par la suite, on distinguera deux types de variabilite dynamique :
– La premiere, representant une variabilite dynamique a l’equilibre . Elle est le fruit de pieges dans l’oxyde de grille qui vont capturer et emettre des porteurs vers le substrat. Ces evenements de capture et d’emissions vont entrainer la uctuation des parametres electriques des transistors autour d’une valeur moyenne.
– La seconde, representant une variabilite dynamique hors equilibre . Cette fois, les pa-rametres electriques des transistors evoluent avec le temps (ils n’oscillent plus autour d’une valeur moyenne). On parlera de degradation quand les parametres electriques se deteriorent (augmentation du VT , diminution de Id, …) ou de relaxation quand les parametres retournent vers leurs valeurs d’origines apres s’^etre degrades.
Dans cette partie on presentera dans un premier temps les defauts, ou pieges, responsables de cette variabilite dynamique. Ensuite, on presentera comment ces pieges impactent les per-formances electriques des transistors et generent ainsi cette variabilite temporelle.

Nature des pieges responsables de la variabilite dynamique

La variabilite dynamique est essentiellement due a des defauts, ou pieges, presents dans les transistors. Physiquement, deux zones particulieres sont susceptibles de presenter des defauts :
– L’interface entre le substrat cristallin (Si) et l’oxyde interfacial (SiO2). Ces defauts pro-viennent du desaccord de maille existant entre la structure cristalline du silicium dans le substrat et la silice amorphe.
– Les defauts presents dans l’oxyde de grille du transistor. Ils peuvent ^etre localises dans l’oxyde interfacial (SiO2) ou dans le dielectrique HK (HfSiON)
On presente ici brievement la nature de ces di erents defauts.
Defauts d’interface : Centres Pb A cause du desaccord de maille entre la structure cristal-line du substrat et de la silice amorphe, certains atomes de silicium de l’interface se retrouvent lies avec 3 autres atomes de silicium. De ce fait, ces atomes ne peuvent plus se lier avec un atome d’oxygene present dans l’oxyde. L’atome de silicium a donc une liaison pendante et devient electriquement actif.
L’existence de ces defauts a et mise en evidence par des mesures ESR [27]. On les appelle des centres Pb.

Table des matières

Introduction g´en´erale
1 Introduction `a la variabilit´e et la fiabilit´e du transistor MOS 
1.1 Introduction
1.2 Le transistor MOS `a effet de champ
1.2.1 Pr´esentation du transistor MOS
1.2.2 Principe de fonctionnement du transistor MOS
1.2.3 Caract´erisation d’un transistor MOS `a effet de champ
1.2.4 Technologie FDSOI
1.3 Variabilit´e des param`etres ´electriques du transistor
1.3.1 Variabilit´e statique
1.3.2 Variabilit´e dynamique
1.4 Techniques de caract´erisation de la variabilit´e dynamique
1.4.1 Mesure standard de la d´egradation BTI et HCI
1.4.2 Techniques de mesures rapides
1.4.3 Caract´erisation du pi´egeage dans des transistors d´ecananom´etriques
1.4.4 R´esum´e des techniques de caract´erisations
1.5 Influence des proc´ed´es technologiques
1.5.1 Etude de la d´egradation NBTI sur la technologie SiGe
1.5.2 Etude de l’effet de nitruration de la grille sur la d´egradation NBTI
1.6 Conclusion
2 Comprehension et Mod´elisation de la d´egradation NBTI sur dispositifs FDSOI 
2.1 Introduction
2.1.1 Historique de la d´egradation NBTI
2.1.2 Limitations du mod`ele historique
2.1.3 Nouveau mod`ele de la d´egradation BTI
2.1.4 Cadre de notre ´etude de la d´egradation NBTI
2.2 D´egradation NBTI – Techniques de caract´erisation
2.2.1 M´ethodologie de stress DC
2.2.2 M´ethodologie de stress AC
2.2.3 M´ethodologie de stress via pattern
2.3 Propri´et´es du NBTI observ´ees par des mesures DC
2.3.1 Dispositifs test´es
2.3.2 Le NBTI est il la r´esultante d’un seul ou plusieurs types de d´efauts ?
2.3.3 La d´egradation NBTI est elle cumulative ?
2.3.4 Le NBTI est il activ´e en temp´erature ?
2.3.5 R´esum´e des propri´et´es NBTI obtenues par des mesures DC
2.4 Propri´et´es du NBTI observ´ees par des mesures AC
2.4.1 Int´er^et des stress BTI en mode AC
2.4.2 Le stress AC NBTI peut il ´evaluer la d´egradation permanente ?
2.4.3 Pourquoi des pi`eges recouvrables se remplissent au cours d’un stress AC ?
2.5 Mod´elisation de la d´egradation NBTI
2.5.1 Mod´elisation de la d´egradation permanente : loi de puissance temporelle
2.5.2 Mod´elisation de la d´egradation recouvrable : mod`ele SRH
2.5.3 Mod´elisation de la d´egradation recouvrable : mod`ele Multi Phonon Non Radiatif
2.5.4 Mod`ele de pi´egeage simplifi´e – Mod`ele RC
2.6 D´egradations AC NBTI – Exp´eriences et Simulations
2.6.1 D´ependance de la d´egradation NBTI en fonction du Duty Factor
2.6.2 D´ependance de la d´egradation NBTI en fonction de la fr´equence
2.6.3 Origine de la d´ependance en fr´equence de la d´egradation AC NBTI
2.6.4 R´esultats avec stress AVGP – Exp´eriences et Simulations
2.6.5 Limites du mod`ele RC et de la CET-MAP
2.7 Mod`ele composite et d´egradation NBTI
2.7.1 Mod`ele composite
2.7.2 V´erification du mod`ele composite
2.7.3 Mod´elisation de la partie recouvrable
2.7.4 Mod´elisation simple de la d´egradation et extraction de dur´ee de vie
2.8 Conclusion
3 Variabilit´e dynamique sur des transistors FDSOI de tailles <0.1µm2 
3.1 Introduction
3.2 Caract´erisation de la variabilit´e dynamique
3.2.1 D´erive du VT induite lors de stress BTI
3.2.2 Mod`eles analytiques d´ecrivant les distributions de ∆VT sur des dispositifs de taille nanom´etrique
3.2.3 Description des distributions de ∆VT sur une technologie FDSOI standard avec les mod`eles de Skellam et de Kaczer
3.2.4 Limites des mod`eles de Skellam et de Kaczer
3.2.5 Probl´ematique soulev´ee par le DCM
3.3 Simulations ´electrostatiques et Mesures Exp´erimentales
3.3.1 Description de la simulation
3.3.2 R´esultats de simulations en ´el´ements finis
3.3.3 Distributions Exponentielles et DCM
3.3.4 Influence de la dimension sur la variabilit´e dynamique
3.4 Structures r´ealistes de transistors FDSOI
3.4.1 Probl´ematique li´ee aux hypoth`eses du DCM
3.4.2 Revue d´etaill´ee du DCM
3.4.3 Application aux SRAM
3.5 Conclusion
4 Impact de la d´egradation BTI sur le fonctionnement de cellules SRAM 
4.1 Introduction
4.2 La cellule SRAM
4.2.1 Pr´esentation de la cellule SRAM
4.2.2 Effet de la variabilit´e et de la d´egradation BTI sur une cellule SRAM
4.3 Evaluation de la d´egradation d’une SRAM par simulations SPICE
4.3.1 Caract´erisation des param`etres ´electriques des transistors
4.3.2 Evaluation de la d´egradation des cellules
4.4 Mesures BTI rapides de cellules SRAM
4.4.1 Mesures rapides de la stabilit´e en lecture des cellules : technique SRRV
4.4.2 Evaluation de la variabilit´e temporelle, due au BTI, des cellules SRAM
4.4.3 Influence de la d´egradation sur la stabilit´e en lecture des cellules SRAM
4.5 Conclusion
Conclusion g´en´erale 

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