Transport quantique dans les transistors MOS nanométriques

Pouquoi réduire la taille des transistors ?

    La croissance de l’industrie des semi-conducteurs dépend pour l’instant de sa capacité à miniaturiser les transistors. L’objectif de la démarche est de délivrer de meilleures performances à moindre coût. Des circuits plus petits réduisent la surface globale de la puce électronique et permettent donc de produire plus de transistors sur un même wafer sans impacter sur le prix de fabrication. Le coût des circuits diminue ainsi d’un facteur deux tous les 18 mois. Les performances électriques des composants sont également améliorées (tableau(1.1)). En diminuant la dimension des MOSFETs, le temps de passage de l’état « off » à l’état « on » diminue linéairement du fait de l’évolution du temps de réponse intrinsèque ∼ = longueur de canal/vitesse des porteurs. Un autre avantage est la réduction de la consommation de puissance, utile pour augmenter la durée d’autonomie des systèmes mobiles mais aussi pour améliorer la fiabilité des systèmes hautes performances. Des puces plus petites consomment moins de puissance, donc moins d’énergie est utilisée pour chaque opération. En conséquence, le produit puissance-temps de réponse est réduit. Enfin, la rapidité de transmission de l’information dans un circuit intégré est limitée par la vitesse de l’impulsion électrique. Pour pouvoir augmenter la rapidité globale d’une opération,il faut réduire les distances géométriques, et empiler un maximum de données d’information dans un minimum d’espace pour les rapprocher. Cette évolution permet à un large public d’accéder à des services plus performants, moins chers et souvent nouveaux. Des objets technologiques innovants sont ainsi produits et créent de nouveaux marchés dont les retombées financières sont réinvesties dans la course à l’intégration (figure(1.1)).

Transistors à canal de silicium contraint

   Une façon d’améliorer les performances du transistor MOS est d’introduire un matériau à haute mobilité au niveau du canal de la structure, de façon à augmenter notablement le courant ION : ce sont des transistors HEMT (pour « High Electron Mobility Transistor »). On peut donc soit changer la nature du semiconducteur dans la zone de transport (des canaux silicium-germanium ou silicium-carbone sont envisagés), soit utiliser un film de silicium contraint mécaniquement, ce qui présente l’avantage de conserver l’interface Si/SiO2 .La mise sous contrainte du film de silicium actif est obtenue en faisant croître celui-ci  ar épitaxie sur un substrat de silicium-germanium (Si1−xGex) relaxé. La différence de maille entre ces deux matériaux induit une contrainte bi-axiale dans le film de silicium, qui a pour effet de lever les dégénérescences dans la bande de conduction (vallées ∆) et dans la bande de valence (trous lourds). Ce « splitting » des niveaux d’énergie a pour conséquence une diminution des probabilités d’interaction entre les porteurs (électrons et trous) et les phonons intervallées. Dans le cas des électrons, il implique également une occupation préférentielle des deux vallées transverses de masse effective plus faible (∼ 0.19 × m0). La combinaison de ces deux effets explique donc les résultats expérimentaux (confirmés par des résultats théoriques) qui ont mis en évidence une augmentation de la mobilité des électrons jusqu’à 80% par rapport au silicium massif [13]. La situation est plus compliquée pour les trous, due à une structure de la bande de valence complexe et au fait que le « splitting » des niveaux d’énergie est moins marqué. Par ailleurs, l’application d’une contrainte fait varier les masses effectives des trous de façon différente, suivant que l’on considère des trous légers et des trous lourds. Enfin, l’hétérostructure Si/SiGe présente un offset de bandes défavorable au confinement des trous dans le film de silicium contraint, contrairement au cas des électrons bien localisés dans le puits de potentiel associé à la couche contrainte. Au final, le bénéfice du silicium contraint pour les transistors à canal p semble plus délicat à obtenir pour des transistors en silicium massif [14]. Pour les noeuds technologiques avancés, l’utilisation de silicium contraint sur isolant (SSOI pour Strained Silicon-On-Insulator), combinant l’apport d’une couche contrainte avec les avantages de la technologie SOI est envisagée et pourrait favoriser la réalisation de transistors contraints à canal p [15]. De nombreux travaux actuels portent sur la mise au point de procédés de fabrication de wafers SSOI et plusieurs industriels, tels IBM,envisageraient d’utiliser une telle technologie dès le noeud 65 nm en 2005 [16].

Les transistors SOI

   Les structures SOI MOSFET (partiellement ou complètement déplétées) sont envisagées comme des candidats susceptibles de réussir l’intégration de composants de dimensions inférieures à 25 nm. La quantité estimée de wafers SOI produits depuis 8 ans est d’ailleurs en très nette augmentation (figure (1.8)) et l’utilisation du SOI, malgré le prix plus élevé des substrats, semble gagner de plus en plus d’industriels. Les avantages de la technologie SOI sont multiples. Premièrement le canal de conduction est mince et entièrement isolé. La profondeur des jonctions est parfaitement définie et limitée par l’épaisseur du canal de silicium (figure 1.9.b). L’aire des jonctions en SOI est considérablement réduite (les jonctions sont verticales) ce qui conduit à de faibles courants de fuite. De plus les effets parasites qui existent dans la technologie Si massif sont éliminés. Le plus fréquent est le thyristor parasite ou effet de « latch up », qui consiste au déclenchement du thyristor parasite représenté sur la figure (1.9.a) par deux transistors bipolaires. Le déclenchement du latch-up est lié à la proximité des zones N+ et P+ de transistors NMOS et PMOS voisins. Sur le SOI, ces zones sont complètement isolées et le claquage entre ces deux zones est impossible quelle que soit la distance qui les sépare. La faculté d’augmenter la densité d’intégration est une conséquence directe de la suppression de l’effet latch-up qui permet le rapprochement des régions N+ et P+. L’absence de caisson conduit aussi à une simplification des niveaux d’interconnexions au-dessus des transistors. L’oxyde enterré réduit ensuite les capacités parasites des régions source et drain (figure (1.9.b)). Les capacités source/substrat (CJS) et drain/subtrat (CJD) dans la technologie SOI sont 4 à 7 fois plus faibles que sur silicium massif. Tandis que sur silicium massif CJS (resp. CJD) équivaut à la capacité d’une jonction polarisée en inverse, dans le SOI CJS (resp. CJD) est dominée par la capacité de l’oxyde enterré sous la source (resp. le drain), qui est beaucoup plus faible. La réduction des capacités parasites se répercute au niveau du circuit et améliore les performances en hautes fréquences des SOI MOSFETs par rapport au silicium massif [19].

Les transistors à nanotubes de carbone

   Comme nous l’avons expliqué, les applications pour l’électronique moléculaire concernent principalement les SWNT. La structure retenue pour réaliser des transistors à nanotubes de carbone (CNTFET pour « Carbon NanoTube Field-Effect-Transistor ») est actuellement la suivante : métal/nanotube semiconducteur/métal. En effet, le comportement des jonctions p-n des nanotubes diffère fortement de celui des jonctions dans les semi-conducteurs classiques. Le dopage des nanotubes est néanmoins connu et se réalise deux façons :
– Dopage par des impuretés substitutionnelles (typiquement B et N [65])
– Dopage par insertion d’atomes alkalins ou halogènes à l’intérieur du tube [66]. Deux longueurs caractérisent une jonction p-n dans un nanotube. La largeur de la région déplétée et la diminution logarithmique de la queue coulombienne due à l’écrantage des charges (qui peut s’étendre sur plusieurs microns). Un dopage non-intentionnel peut donc avoir beaucoup d’influence sur les caractéristiques électriques du nanotube et une précision atomique est nécessaire pour espérer réaliser des contacts de bonne qualité : un grand défi qui pour l’instant reste difficile à relever. Les CNTFETs se schématisent donc par deux barrières Schottky connectées par un nanotube. Appenzeller et al. ont vérifié expérimentalement que les propriétés du nanotube ne limitent pas les caractéristiques du transistor [67]. En revanche, les barrières Schottky des interfaces nanotube/métal, et leur réponse aux champs appliqués déterminent leurs performances électriques. Un CNTFET fonctionne donc en modulant le courant tunnel de la barrière Schottky de la source. Pour une valeur donnée de la tension de drain VDS, l’augmentation du champ de grille conduit à une augmentation exponentielle du courant dans le nanotube. C’est la conséquence de la croissance exponentielle de la transmission à travers une barrière Schottky lorsque son épaisseur diminue. En se rapprochant de la tension de seuil, les charges s’accumulent dans le tube et l’évolution des bandes d’énergie avec la tension de grille ralentit. L’épaisseur de la barrière Schottky du contact de source ne varie plus de façon aussi significative que dans le régime sous le seuil, et l’augmentation du courant tunnel s’atténue (Figure (1.19)). Ainsi, bien que les caractéristiques des MOSFETs conventionnels et celles des CNTFETs soient assez proches, la physique est bien différente. Ces composants ne sont pas simplement une version miniature des transistors traditionnels. En effet la longueur du canal a, en première approximation, peu d’influence sur les propriétés électriques du composant (pente sous le seuil par exemple) et l’allure des courbes de courant d’un CNTFET reflète principalement la réponse des barrières Schottky de la source et du drain au champ de grille. Dans ce contexte, l’épaisseur de l’oxyde de grille joue un rôle essentiel, puisqu’elle contrôle la longueur de la barrière Schottky [68, 69]. Les premiers CNTFETs ont été fabriqués en déposant un nanotube entre deux contacts et présentaient une grille arrière dont l’épaisseur d’oxyde atteignait plusieurs dizaines de nanomètres [70—73] (figure (1.20)). Le faible couplage grille/nanotube nécessitait une forte tension de grille (>5V) pour rendre le transistor passant.

Conclusion : quel avenir pour le transistor ?

   La longueur de grille des transistors, LG, est passée progressivement de 10 µm en 1960 à 0.1 µm en 2000, permettant d’intégrer (100)2 =10 000 fois plus de transistors sur une puce de surface donnée. Cette croissance de la densité d’intégration est le coeur de l’évolution informatique. Combien de temps cette diminution pourra continuer ? Dans 20 ans construirons-nous des transistors de longueur LG ‘0.01 µm ? Peut être, mais chacun s’accorde à dire que le chemin de la miniaturisation sera bien plus difficile, maintenant que nous atteignons l’échelle atomique. Pouvons-nous cependant imaginer la future brique élementaire de l’électronique ? Rappelons tout d’abord que beaucoup de prévisions passées semblent aujourd’hui très cocasses. Par exemple en 1961, les scientifiques affirmaient qu’aucun transistor ne pouvait atteindre une longueur de grille de 10−5 m, alors qu’une puce d’Intel possède actuellement des centaines de millions de dispositifs 100 fois plus petits… Néanmoins les prévisions modernes sur la limite des dimensions devraient être plus fiables, puisque basées sur des principes de physique fondamentale. D’après les grandes industries des semiconducteurs (IBM, Infineon) la technologie MOSFET est condamnée à s’éteindre à plus ou moins longue échéance. Son successeur direct semble être le transistor à nanotube de carbone. Avant d’obtenir une rupture totale de technologie une première étape pourrait être la réalisation de systèmes hétérogènes combinant la technologie CMOS à de nouveaux composants moléculaires [84]. A plus long terme, des transistors ne transmettant qu’un électron à la fois sont envisagés. Un tel dispositif, appelé SET (pour « Single Electron Transistor »), ne pourrait prendre que deux états « on » ou « off » suivant qu’il contienne un électron ou pas et serait uniquement utilisé dans des codes binaires (et non pour amplifier). En nous projetant encore dans le temps, on peut imaginer des dispositifs qui tireraient profit des effets quantiques. Un électron pourrait être codé par trois niveaux : à la place du simple « on » ou « off », il pourrait y avoir aussi « quelque part entre on et off » [85]. Ce type de composant ouvrirait la voie à de nouveaux algorithmes dits « quantiques ». Les ordinateurs quantiques qui en dériveraient auraient une puissance de calcul quasi-infinie . Mais ne nous emportons pas, la conjuguaison des connaissances en physique, matériaux, composants et circuits, devrait assurer le développement de transistors MOSFETs jusqu’en 2015 [86]. Ainsi le chemin vers l’échelle atomique sera sinueux, incertain et dépendra de multiples paramètres : technologique, économique, juridique… Durant les 30 dernières années nous avons su quoi faire : réduire la taille des transistors. Les avancées industrielles nous permettent toujours de maintenir l’allure, mais la limite d’intégration est proche. Quand la limite sera atteinte les choses devront changer. Pourrons-nous un jour produire des composants fiables de quelques plans atomiques ? Ou découvrirons-nous des architectures pour lesquelles la structure de base ne sera plus le transistor ? Peut être, seul le temps nous le dira. Mais il y a une chose qui apparaît inévitable : nous allons devoir apprendre à modéliser et à décrire les composants de taille atomique.

Table des matières

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Le contenu

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Table des matières

Notations et constantes
Introduction
1 Evolution de la microélectronique : rencontre avec le quantique 
1.1 Miniaturisation des transistors 
1.1.1 Pouquoi réduire la taille des transistors ?
1.2 Le MOSFET
1.3 Les architectures émergentes 
1.3.1 Transistors à canal de silicium contraint
1.3.2 Les transistors SOI
1.3.3 Les transistors multi-grilles
1.4 Les transistors à nanotube de carbone 
1.4.1 Nanostructures de carbone et nanotubes
1.4.2 Les transistors à nanotubes de carbone
1.5 Conclusion : quel avenir pour le transistor ?
2 Méthode de calcul de la structure de bandes 
2.1 Introduction : système d’électrons indépendants 
2.2 Methodes ab initio 
2.2.1 Equations de Hartree et approximation du champ moyen
2.2.2 Equations de Hartree-Fock
2.2.3 Fonctionnelle de la densité
2.2.4 Approximation GW
2.2.5 Méthodes numériques
2.3 Méthodes semi-empiriques
2.3.1 Pseudopotentiels empiriques
2.3.2 Liaisons fortes
2.3.3 L’auto-cohérence en liaisons fortes
2.3.4 Masse effective et théorie k.p
3 Transport électronique dans les nano-composants 
3.1 Transport électronique dans un nano-MOSFET : rencontre avec le quantique
3.1.1 Inadéquation des modèles classiques : du régime diffusif au balistique
3.1.2 Description physique d’un nanocomposant : cas général
3.2 Les limites du couplage faible
3.2.1 La théorie des perturbations
3.2.2 La théorie orthodoxe du courant tunnel
3.3 Au delà de la théorie des perturbations
3.3.1 Formule de Landauer
3.3.2 Intérêt de la matrice densité
3.3.3 Formalisme de la diffusion
3.3.4 Calcul des fonctions de Green et Self-énergie
3.4 Interactions électron-électron et auto-cohérence 
3.4.1 Calculs auto-cohérents en théorie du champ moyen
3.4.2 Profil du potentiel auto-cohérent
3.5 Conclusion 
4 Modélisation atomique de transistors MOSFETs double-grille à canal de conduction confiné 
4.1 Les différentes approches
4.1.1 L’approximation de la masse effective : fonctions d’ondes délocalisées
4.1.2 Les liaisons fortes : fonctions d’ondes localisées
4.1.3 Comparaison et limites des deux approches
4.2 Modélisation du transistor double-grille à canal unique de conduction 
4.2.1 Présentation du modèle et aspects numériques
4.2.2 Résultats et discussion
4.3 Dépendance du courant tunnel source-drain en fonction de la longueur de grille et du travail de sortie de son métal 
4.4 Conclusion
5 Modélisation 3D de MOSFETs multi-grilles 
5.1 Approximation de l’espace des modes
5.1.1 Confinement quantique dans les architectures MOSFETs innovantes
5.1.2 Théorie
5.1.3 Justification de l’approche « mode-space »
5.1.4 Résolution de l’équation de Poisson 3D et auto-cohérence
5.2 Application au MOSFET Gate-All-Around 
5.3 Comparaison des différentes architectures émergentes 
5.4 Conclusion 
6 Traitement et influence de défauts ponctuels dans les nano-transistors
6.1 Défauts ponctuels dans une chaîne à l’équilibre
6.2 Influence du défaut dans un MOSFET double-grille
6.3 Défauts ponctuels ionisés dans les MOSFETs multi-grilles 
6.4 Résultats 
6.5 Conclusion 
Conclusion
Appendice 1. Les fonctions de Green
Appendice 2. Equivalence entre les deux formules de courant

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