Soutenance mémoire
Histoire de la microélectronique
La microélectronique est la réduction à l‟échelle microscopique des circuits électroniques. Ce terme englobe à la fois la conception des circuits intégrés et leur réalisation. Cependant, le mot nanoélectronique, plus en vogue actuellement, semble le remplacer peu à peu car les éléments de base de la microélectronique ont atteint une échelle nanométrique. L‟histoire de la microélectronique commence en 1904 lorsque John Alexandre Fleming invente le premier tube à vide permettant une commande tout ou rien du courant : la diode. Mais dès 1906, l‟ingénieur américain Lee De Forest invente la triode en insérant une troisième électrode qui à l‟avantage de pouvoir contrôler l‟intensité du courant transmis. Le tube à vide a longtemps été le seul composant actif existant. Malgré les gains significatifs apportés par cette technologie, les tubes à vide ont vite été limités par un volume trop important, une forte consommation de courant, un important dégagement de chaleur et une fragilité excessive. La solution à tous ces problèmes fut résolue en 1948 lorsque John Bardeen, Walter Brattain et William Shockley inventèrent le transistor. Le déplacement des électrons ne s‟effectue plus dans le vide, mais dans un matériau solide qui peut conduire les électrons : le semi-conducteur. Cependant, le câblage de ces éléments actifs est complexe et encombrant. En 1958, l‟invention du circuit intégré par Jack Kilby et Robert Noyce résolut ce problème [1]: les transistors, directement réalisés à la surface d‟un morceau de silicium, sont reliés entre eux grâce à des connexions métalliques dessinées par photogravure sur ce même morceau de silicium. La miniaturisation des transistors n‟a alors plus de limites. En effet, dès 1965, Gordon E. Moore observe que sur la période 1960-1965, le nombre de composants par circuit intégré double tous les ans et que la diminution du coût de production par composant devrait assurer un taux de croissance similaire au moins pour les dix années suivantes [2]. En 1975, Moore revoit néanmoins son estimation à la baisse en prédisant le doublement du nombre de transistors par microprocesseur tous les deux ans [3]. Depuis lors, le développement effréné de la microélectronique réussit à suivre cette constatation de G. E. Moore (Figure 1-1). Les microprocesseurs actuellement proposés par Intel comptent aujourd‟hui quelques huit cent millions de transistors par centimètre carré. Ces circuits intégrés sont fabriqués sur des disques de silicium monocristallins appelés « plaquette » ou « wafer » en anglais. Plusieurs circuits identiques sont fabriqués en même temps sur une même plaquette. La taille de ces plaquettes a progressivement augmenté pour passer d‟un diamètre de 50 mm en 1970 à 300 mm aujourd‟hui. Cette augmentation de dimension de la plaquette a permis d‟accroître le nombre de circuits fabriqués en même temps, de limiter la perte de surface à la périphérie des plaquettes, d‟augmenter la productivité tout en réduisant les coûts. Ainsi, il est aujourd‟hui question de passer à des plaquettes de 450mm de diamètre. Cette évolution reste cependant encore fortement sujette à controverses : adapter les usines de fabrication au traitement de telles plaquettes représente un investissement colossal à compter en milliards de dollars [4] et pose la question de la rentabilité de cette évolution. Afin d‟anticiper l‟évolution du marché et de planifier les besoins technologiques pour la production de circuits intégrés, la Semiconductor Industry Association (SIA) édite un cahier des charges prévisionnel de développement de 1977 à 1990. Puis, à partir de 1990, c‟est un consortium d‟industriels internationaux qui fixe les objectifs de développement sous le nom d‟ITRS (National Technology Roadmap for Semiconductors) [5]. On voit par exemple sur le Tableau 1-1 que l‟ITRS prévoit pour 2013 des dimensions de 32 nm pour le demi pas d‟une cellule DRAM (c‟est la demi distance entre deux lignes métalliques sur une cellule de mémoire DRAM). Cette unité de mesure a longtemps été utilisée pour définir le « nœud technologique », car elle correspondait au plus petit motif qui pouvait être défini sur un circuit. La loi de Moore est en fait auto-entretenue par l‟ITRS. Mais des limites physiques entraînent l‟apparition de difficultés technologiques de plus en plus nombreuses à chaque réduction dimensionnelle. Cependant, ces limites physiques pourront être repoussées grâce à l‟innovation mais tout cela a un coût qui finira par limiter le développement de la microélectronique [6]. A l‟avenir une compétition aura lieu entre les moyens financiers mis en jeux et le coût de l‟énergie qui risque d‟augmenter exponentiellement [7, 8].
Rappel théorique sur les diélectriques
Lorsqu‟un matériau diélectrique (c‟est-à-dire un isolant) est soumis à un champ électrique statique, il ne laisse pas passer de courant électrique. En effet, contrairement à un matériau conducteur, les porteurs de charges (électrons et ions) sont liés, et ne peuvent donc pas se déplacer librement. Cependant ils peuvent s‟orienter dans le matériau, dans une direction imposée par le champ électrique ou s‟éloigner légèrement les uns des autres, ce qui conduit à une polarisation du matériau. Ainsi, un matériau diélectrique n‟est pas complètement isolant. La polarisation d‟un matériau diélectrique possède, de manière générale, trois contributions (Figure 1-6) :
La polarisation électronique : C‟est la création d‟un moment dipolaire par le déplacement des électrons dans l‟atome par rapport au noyau, sous l‟effet d‟un champ électrique.
La polarisation ionique : Lorsque deux atomes différents sont liés, l‟un des deux est forcément plus électronégatif (c‟est-à-dire qu‟il a plus tendance à attirer les électrons) que l‟autre. De ce fait, les électrons liants ne sont pas, en moyenne, au centre de la liaison, et le nuage électronique n‟est pas symétrique : il est déplacé vers l‟élément le plus électronégatif. La liaison est donc polarisée. L‟élément le plus électronégatif présente alors une charge +δ (δ est compris entre 0 et e la charge d‟un électron), et l‟autre élément présente une charge –δ [13]. Sous l‟effet d‟un champ électrique, les éléments chargés se déplacent, ce qui modifie le moment dipolaire de la liaison.
La polarisation dipolaire : Comme on vient de le rappeler, la liaison de deux éléments différents crée un dipôle. Dans un matériau amorphe, en l‟absence de champ électrique, tous les dipôles sont répartis aléatoirement et le moment macroscopique moyen est nul. Lorsqu‟un champ électrique est appliqué, les dipôles permanents vont avoir tendance à s‟orienter dans la direction du champ, et le moment macroscopique résultant de la somme des moments dipolaires permanents n‟est donc plus nul.
Les plasmas fluorocarbonés
La gravure fluorocarbonée a toujours été utilisée pour graver les matériaux diélectriques. De nombreuses étude ont déterminé les interactions entre le plasma fluorocarboné et le SiO2 qui, qui selon l‟énergie des ions et les conditions du plasma, peut être de trois types (Figure 1-9) [52, 53]. Un régime de dépôt, un régime de suppression et un régime de pulvérisation réactive. Dans le régime de suppression, on a à la surface du SiO2 une couche fluorocarbonée dont l‟épaisseur et la composition contrôlent la vitesse de gravure [53, 54]. La gravure du SiO2 est donc très dépendante de l‟énergie des ions, et une faible variation de celle-ci peut conduire à une forte variation de la vitesse de gravure. La gravure du SiOCH dense par un plasma fluorocarboné entraîne la formation d‟une couche fluorocarbonée à la surface du matériau. L‟épaisseur et la composition de cette couche contrôlent la gravure du SiOCH. Elles sont quant à elles contrôlées par la composition du matériau diélectrique [52, 54-57] et du plasma [54, 55, 58]. Les mécanismes de gravure sont donc similaires à ceux du SiO2 en régime de suppression. La gravure des matériaux diélectriques poreux a donné lieu à de nombreuses études [39, 59- 63]. Pendant la gravure, des espèces fluorocarbonées sont présentes en surface. Cependant, la présence de pores dans le matériau favorise la diffusion de ces espèces plus en profondeur [62], et la couche d‟interaction est alors une couche mixte contenant du fluor et du carbone, mais également du silicium et de l‟oxygène provenant du matériau [39, 54, 61, 64]. Comme la porosité favorise la diffusion des espèces, on observe une couche mixte d‟autant plus riche en espèces fluorocarbonées que le matériau est poreux [39, 64, 65]. En régime permanent, Possémé et al ont montré que l‟on peut distinguer deux régimes [54]:
Lorsque la vitesse de diffusion des espèces fluorocarbonées est inférieure à la vitesse de gravure de la couche d‟interaction formée, le matériau est gravé avec une couche d‟interaction d‟épaisseur constante (jusqu‟à une dizaine de nanomètres). L‟épaisseur et la composition de cette couche, qui dépendent des paramètres du plasma, de la composition du matériau, et du taux de porosité, contrôlent la gravure.
Lorsque la vitesse de gravure est plus faible que la vitesse de diffusion des espèces fluorocarbonées, la quantité d‟espèces fluorocarbonées à la surface croît au cours du temps, conduisant à la formation d‟une couche fluorocarbonée épaisse et à l‟arrêt de la gravure. Ce phénomène d‟arrêt de la gravure est appelé « etch stop » en anglais, il est comparable au régime de dépôt qui intervient lorsque lors de la gravure du SiO2[39].
La gravure du SiOCH poreux est un compromis entre la vitesse de diffusion des espèces fluorocarbonées dans le réseau de pores et la vitesse de gravure de la couche d‟interaction ainsi formée. La diffusion des espèces fluorocarbonées favorise la croissance d‟une couche fluorocarbonée à la surface du matériau qui peut stopper la gravure si le plasma est trop polymérisant.
Problème de diffusion de la barrière métallique
Les anciennes barrières en PVD ne diffusaient pas dans le diélectrique [92] mais les nouvelles déposées par CVD ou ALD sont susceptibles de le faire [67, 92]. Cependant, les limites de la PVD sont constamment repoussées elles seront peut être toujours utilisées pour les nœuds technologiques C032 et C028. En effet, les précurseurs gazeux organométalliques utilisés lors d‟un dépôt par CVD ou ALD peuvent facilement diffuser dans le diélectrique. Ils peuvent en effet conduire à une pollution de ce dernier et à une dégradation de sa fiabilité : les courants de fuite sont plus importants et la résistance au claquage plus faible [93, 94]. Afin de limiter cette diffusion, une étape supplémentaire est nécessaire après la gravure du diélectrique et avant le dépôt de la barrière TaN/Ta afin de sceller les pores » , étape appelée « pore sealing ». Deux approches sont généralement proposées pour procéder à ce pore sealing [95].
La première consiste à déposer une fine couche d‟un matériau dense (appelé « liner » en anglais). Ce matériau, typiquement du SiO2 ou du SiC, scelle les pores de la surface du diélectrique [96, 97] et y empêche toute diffusion des précurseurs gazeux. La difficulté principale est de déposer une barrière conforme aussi fine que possible : plus cette barrière est épaisse, plus la largeur de la ligne de cuivre est rétrécie. De plus, cette couche contribue à augmenter la constante diélectrique effective de la structure : plus elle est épaisse, plus sa contribution est importante.
La seconde approche consiste à modifier le fond et les flancs de l‟empreinte de la ligne dans le diélectrique par un traitement par plasma. L‟enjeu principal de cette approche est de modifier suffisamment le matériau pour empêcher la diffusion des précurseurs, sans pour autant dégrader les propriétés diélectriques du matériau [98]. La modification doit donc être localisée à la surface. Des premières d‟étude ont montré que des plasmas à base de H2 [99], NH3 [100] et CH4 [101] pouvaient limiter la diffusion de la barrière.
Le travail de cette thèse porte sur le développement d‟un matériau moins poreux (porosité = 27%) que les matériaux étudiés jusqu‟à présent. Dans un premier temps le travail de cette thèse consiste à déterminer si la barrière en TaN/Ta diffuse. Si tel est le cas, dans un deuxième temps des traitements plasmas sont développés pour limiter la diffusion de la barrière métallique.
Remplissage de l’empreinte par la ligne de cuivre
Le remplissage des lignes de cuivre s‟effectue en deux étapes. Une première couche fine de cuivre est tout d‟abord déposée par PVD de façon à tapisser l‟intérieur des motifs à remplir. Elle joue le rôle de couche d‟accroche (ou « seed layer » en anglais) et est nécessaire pour initier l‟étape proprement dite de remplissage qui s‟effectue ensuite par voie électrochimique. Le principal objectif lors du remplissage cuivre est de ne laisser aucune cavité à l‟intérieur du motif. L‟étape de dépôt par PVD de la couche d‟accroche est critique et nécessite une attention particulière si l‟on veut atteindre ce but (Figure 1-19). En effet, si la couche déposée est trop fine, des discontinuités peuvent apparaître le long des flancs de la structure et en particulier, le dépôt peut ne pas avoir été effectué au fond des structures. Aux endroits où la couche d‟accroche n‟a pas pu être déposée, la réaction électrochimique permettant le remplissage ne pourra pas avoir lieu : le fond des structures est très susceptible de rester vide. Si, pour parer à ces discontinuités, on augmente l‟épaisseur de la couche déposée, un excès de métal se forme au niveau des coins supérieurs des tranchées : c‟est le phénomène de « pinch off » en anglais. Lors du remplissage électrochimique, la partie supérieure du motif se ferme avant qu‟il n‟ait pu être complètement rempli et une cavité reste vide au centre de la structure. Dans l‟idéal, la couche d‟accroche doit donc être fine et conforme. Avec la réduction constante des dimensions, la technique de dépôt par PVD atteint aujourd‟hui ses limites et risque fort de ne plus être adaptée à l‟obtention des dépôts fins et conformes devenant aujourd‟hui nécessaires. Bien que le dépôt PVD soit encore utilisé par STMicroelectronics pour la technologie 65nm, il est nécessaire de proposer des solutions alternatives pour préparer le futur. Le dépôt de cuivre par CVD a donné de bons résultats comme méthode de dépôt pour une couche d‟accroche fine et conforme [102]. Cette technique n‟est cependant pas idéale puisque le cuivre ainsi déposé présente une adhésion insuffisante vis à vis de la couche de tantale sur laquelle doit s‟effectuer le dépôt. Le dépôt couche par couche (ou « ALD » en anglais pour « Atomic Layer Deposition ») est aujourd‟hui à l‟étude : ainsi, des essais ont été effectués en déposant de l‟oxyde de cuivre CuO postérieurement désoxydé pour donner du cuivre métallique [103]. L‟approche qui retient aujourd‟hui l‟attention reste cependant celle connue sous le nom de « seed repair » ou « seed enhancement » en anglais. Il s‟agit dans cette technique de « réparer » la fine couche d‟accroche préalablement déposée par PVD en comblant ses discontinuités grâce à un procédé électrochimique en phase aqueuse [104].
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Table des matières
Chapitre 1. Introduction
1.I. Les interconnexions en microélectronique
1.I.1. Histoire de la microélectronique
1.I.2. Les interconnexions dans un circuit intégré
1.I.3. Les délais de propagation dans un circuit intégré
1.I.4. Les diélectriques à faibles permittivité
1.II. Les enjeux technologiques des interconnexions
1.II.1. Introduction à la réalisation d’une structure damascène
1.II.2. Les enjeux liés à la gravure de l’empreinte de la ligne métallique dans le diélectrique poreux
1.II.3. Les enjeux technologiques liés au dépôt de la ligne métallique
1.III. Objectifs de la thèse
Chapitre 2. Dispositif expérimental et développement de techniques de caractérisation de matériaux
2.I. Les matériaux
2.I.1. Le diélectrique
2.I.2. Le TiN
2.II. Réacteur de gravure
2.II.1. Plateforme de gravure
2.II.2. Le réacteur Flex 45DDTM
2.III. Techniques de caractérisation
2.III.1. Caractérisation de surface
2.III.2. Caractérisation en volume
2.III.3. Caractérisation morphologique des niveaux d’interconnections
2.III.4. Caractérisation électriques des niveaux d’interconnections
Chapitre 3. Modification du SiOCH poreux par les plasmas de gravure et de traitement
3.I. Etat de l’art sur les traitements post gravure
3.I.1. Origine des plasmas oxydants, réducteurs et hydrocarbures
3.I.2. Mécanismes de modification du SiOCH par les plasmas
3.I.3. Caractérisation de la modification du SiOCH
3.II. Optimisation des traitements plasmas
3.III. Modification du SiOCH déposé en couches minces
3.III.1. Localisation de la modification
3.III.2. Epaisseur de la couche modifiée
3.III.3. Consommation des méthyles
3.III.4. Porosité et perméation du SiOCH
3.III.5. Evolution de l’hydrophobicité du SiOCH
3.III.6. Bilan de la modification du SiOCH
3.IV. Etude de la modification de SiOCH sur les flancs
3.IV.1. Morphologie de l’empreinte de la ligne métallique gravée dans le SiOCH
3.IV.2. Estimation de l’épaisseur de la couche modifiée
3.IV.3. Consommation des méthyles
3.IV.4. Evolution de l’hydrophobicité du SiOCH
3.IV.5. Porosité et perméation du SiOCH poreux
3.IV.6. Composition de la surface du SiOCH
3.IV.7. Bilan de la modification des flancs du SiOCH
3.V. Caractérisation de la permittivité relative du SiOCH
3.V.1. Effet des traitements post gravure sur la constante diélectrique du SiOCH déposé en couche mince
3.V.2. Effet du traitement post gravure CH4/N2 sur la constante diélectrique du SiOCH dans des structures réelles
3.VI. Conclusion
Chapitre 4. Implémentation des traitements post gravure
4.I. Architecture double damascène pour le nœud C045
4.I.1. Description du nœud technologique C045
4.I.2. Réalisation de l’architecture double damascène
4.II. Procédé de prévention de la formation de résidus post gravure
4.II.1. Présentation de la problématique
4.II.2. Impact de ces défauts sur le rendement
4.II.3. Mécanisme de formation des résidus métalliques
4.II.4. Solutions permettant d’éviter la croissance de résidus
4.II.5. Bilan
4.III. Procédé pour limiter la diffusion de la barrière en TaN/Ta
4.III.1. Etat de l’art
4.III.2. Etude sur la diffusion de la barrière
4.III.3. Bilan sur la diffusion de la barrière
4.IV. Bilan sur l’application des traitements post gravure
Chapitre 5. Annexes
5.I. Origine de l’augmentation de constante diélectrique
5.I.1. Composantes de la permittivité relative
5.I.2. Composante électronique de la permittivité relative
5.I.3. Composante ionique de la permittivité relative
5.I.4. Composante dipolaire de la permittivité relative
5.I.5. Bilan sur les mesures des composantes de la permittivité relative
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