Tests de caractérisation EOS des composants électroniques

Télécharger le fichier pdf d’un mémoire de fin d’études

Décharge électrostatique (ESD = «Electrostatic discharge »)

Un événement «décharge électrostatique » ou «ESD » est un transfert rapide de charges électrostatiques entre deux objets placés à des potentiels différents. L’ESD se produit lorsque des objets, y compris les personnes, les meubles, les machines, les circuits intégrés ou les câbles électriques se chargent et se déchargent. Dans des environnements de type maison ou bureau ordinaires, la charge électrostatique porte les objets àun potentiel étonnamment élevé. Une éventuelle décharge électrostatique dans ce cas, peut entrainer un courant transitoire qui peut atteindre une valeur crête très élevée, plusieurs dizaines d’Ampères, associée à des temps de montée de moins d’une nanoseconde et des durées de quelques dizaines àquelques centaines de nanosecondes. La Figure 1-6 rappelle les trois principaux modèles pour réaliser des tests ESD sur des circuits et équipements électroniques [5].
Les conséquences possibles pour un dispositif électronique victime de stress ESD sont :
❑ la destruction d’un composant (en fabrication, en utilisation ou en maintenance),
❑ des dysfonctionnements qui peuvent se traduire, de manière imprévisible, par des interruptions d’exécution de programmes, des remises à zéro ou des pertes de données,
❑ des phénomènes analogiques transitoires qui se manifestent, par exemple, par du bruit agressif dans un haut-parleur,

Stress conduits dus aux phénomènes de Comptabilité ElectroMagnétique (CEM) et  d’Interférence Électromagnétique (IEM)

Chaque outil ou instrument qui utilise l’électricité génère des champs électromagnétiques. La tension cause le champ électrique, et le courant cause le champ magnétique. Les champs électromagnétiques (EM) génèrent des tensions et des courants dans les objets conducteurs comme les antennes. Mais tous les champs EM ne sont pas nuisibles, ce n’est que lorsque ces tensions et courants induits dépassent un certain niveau critique qu’un dysfonctionnement est susceptible de rendre vulnérable les équipements électroniques. C’est alors que l’on parle de problème de CEM/IEM. Les phénomènes de stress CEM et IEM sont des effets indésirables dans des systèmes électriques véhiculés par rayonnement et/ou conduction électromagnétique. Comme l’illustre la Figure 1-7, ces deux types sont différenciés par la voie emprunté par le champ électromagnétique (EM) agresseur pour perturber sa victime. L’IEM conduite est causée par le contact physique, par opposition à l’IEM rayonnée qui est causée par induction (sans contact physique entre les conducteurs). Leur comportement peut dépendre de la fréquence considérée. La pire situation vis-à-vis d’un signal EM haute fréquence (HF) est celle oùil rend chaque conducteur d’un système équivalent à une antenne. Dans ce cas, ces conducteurs peuvent générer et recueillir des champs EM. Par exemple, on pourra constater sur un circuit imprimé («Printed Circuit Board = PCB ») contenant des condensateurs et des composants semi-conducteurs soudé sur ses faces, les condensateurs et les pistes cuivrées agissent comme des antennes, générant et recueillant indéniablement des champs EM. Les progrès technologiques avec la réduction considérable de taille des puces et des cartes électroniques qu’ils induisent, rendent les systèmes beaucoup plus sensibles aux perturbations CEM/IEM. De même, les puces sur ces cartes localisées àdes endroits confinés peuvent être victimes d’importants effets CEM/IEM conduits et rayonnés.

Latch-up

Latch-up est une condition dans laquelle un chemin de faible impédance est crééentre une broche d’alimentation et la masse. Cette condition est provoquée par un déclencheur (injection de courant ou de surtension), mais une fois activée, le chemin de faible impédance reste même après que le déclencheur n’est plus présent. Ce chemin de faible impédance peut provoquer des perturbations du système ou des dommages catastrophiques en raison de niveau de courant excessif.
Les circuits CMOS et BiCMOS utilisent des transistors NMOS et PMOS pour créer les fonctions de circuit. Dans la conception de circuit intégré CMOS, les jonctions PN qui forment les transistors NMOS et PMOS peuvent créer des Thyristors PNPN parasites, également appelés redresseurs commandés par silicium (SCR : Silicon-Controlled Rectifier en anglais).
La Figure 1-8 nous donne un exemple typique de structure latch-up parasite dans un circuit CMOS. Ce circuit représente un amplificateur de tension inverseure simple. Dans cet exemple, les zones dopées en N pour la source et le drain du transistor àcanal N et les cathodes des diodes clamping ont été diffusées dans un substrat dopé P. Le substrat est relié au point le plus négatif du circuit, habituellement la connexion àla masse (GND). En fonctionnement normal, les zones N-dopées ont une tension qui est plus positive que la connexion àla masse. De cette manière, ces jonctions PN sont bloquées. Le substrat forme maintenant la base d’un transistor npn parasite, alors que toutes les zones N-dopées, c’est-à-dire le drain et la source du transistor àcanal N et la cathode des diodes clamping, fonctionnent comme des émetteurs. Le collecteur appartenant àce transistor forme le caisson N dans lequel se trouve le transistor àcanal P complémentaire. Ce dernier, avec ses connexions, forme un transistor pnp parasite. Les transistors npn et pnp forment un thyristor, comme le montre la Figure 1-9.
L’anode et la cathode de ce thyristor sont connectées àla tension d’alimentation du circuit intégré, tandis que tous les autres points – entrées et sorties – fonctionnent comme la grille du thyristor. Tant que les tensions sur ces dernières connexions restent plus positives que la connexion àla masse et plus négatives que VCC, un fonctionnement correct se produit. Les diodes de base-émetteur sont bloquées.
De différentes causes peuvent déclencher des Thyristors PNPN et provoquer le Latch-Up : les décharges électrostatiques, CEM/IEM conduite ou rayonnée, surtension et sur-courant.[6]-[9]

Stress de surtension et de sur-courant électrique

Aujourd’hui, les phénomènes ESD (Electro-Static Discharge, Décharges électrostatiques) et EMI (ElectroMagnetic Interferences) sont bien étudiés et des normes pour la fabrication, le test, la classification et les méthodes de protection existent [44]-[51].
En revanche, un autre phénomène, qui est rapportécomme étant une cause de défaillance importante, a étémis en évidence : les Electrical Overstress (EOS). Pour protéger les composants et les systèmes électroniques contre ce type d’agressions, il faut définir au mieux ce qu’est un événement EOS, ses origines et son impact sur les circuits électroniques et les moyens de le reproduire.
La Figure 1-10 nous explique, grâce àdes observations microscopiques la différence entre le résultat d’une agression ESD et celui d’agression EOS sur un MESFET [10]. À gauche, est représentée, l’image obtenue avec un Microscope Électronique àBalayage (MEB), de la jonction Drain-Canal d’un transistor MESFET après un stress HBM de ±2kV. À droite, l’image obtenue avec un microscope optique est celle d’un transistor bipolaire endommagé par un stress EOS. Il est notable que par rapport àun stress ESD, qui dégrade très localement un ou quelques composants, l’agression EOS détruit une zone importante du composant. Une bonne compréhension de ce phénomène électrique est évidemment nécessaire pour protéger les composants et les systèmes électroniques contre ce type d’agression.

Définitions de l’EOS

Depuis 40 ans, l’EOS est une des causes majeures de défaillance des dispositifs à semi-conducteurs pendant leurs fabrications et leurs utilisations [11]-[16]. Bien qu’il y ait un large consensus dans l’industrie électronique sur le fait que les défaillances de type EOS sont un problème persistant qui doit être résolu et malgrédes efforts importants consacré dans ce domaine, l’EOS est encore responsable de 48% de rejet de clientèle [17].

Première définition

L’étude bibliographique sur les définitions des événements EOS montre qu’il existe peu de publications qui donnent l’exacte définition d’EOS. Beaucoup de papiers ne font souvent références qu’aux effets et aux signatures de ces EOS. Néanmoins, les définitions les plus employées sont les suivantes :
a.“Si un composant est endommagé par un fonctionnement au dela de sa zone de fonctionnement normal (Safe Operating Area), ce fonctionnement constitue un événement EOS”[18]
b. “Les EOS sont l’exposition d’un composant à un courant ou une tension au dela de ses spécifications maximales » [19]
c. “EOS (electrical overstress) = fonctionnement au dela des spécifications limites.”[16]
d. “Les EOS sont, en général, des stress électriques qui font que pour le composant, un seuil de défaillance est franchi et que le composant stressé ou le système devient défaillantl.”[20]
Jusqu’aux années 80, l’EOS a été principalement perçu comme une contrainte électrique dépassant un seuil de défaillance ou comme une tension et / ou courant excessif. Cela correspond bien à la signification littérale d’un «electrical overstress » qui est effectivement « trop de stress électrique ». Cependant, les publications se rapportant àun stress électrique dépassant un seuil de défaillance ont diminuédepuis les années 1980. Dans le même temps, les publications se rapportant àdes tensions et / ou courants excessifs ont augmenté.
Dans les premiers papiers jusqu’aux années 80, l’EOS a ététraitécomme une surcharge électrique générale non limitée à un certain type de stress ou à un domaine de durée. L’EMI, les impulsions électromagnétiques (EMP), l’ESD et la mauvaise utilisation d’un composant ont tous été inclus dans le domaine EOS [21]. Cela a amenéla communautéEOS/ESD àse concentrer principalement sur l’ESD. Dans les années 90, les papiers se référant à l’EMI en tant que cause d’EOS ont disparu. C’est seulement dans les années 2000 que l’EMI a été redécouverte comme une cause d’EOS.
Donc en théorie, l’EOS est une surcharge électrique qui est donc une occurrence de surtension ou sur-courant dans un dispositif électronique. Cette définition englobe donc bien les décharges électrostatiques (ESD), les interférences électromagnétiques (EMI), le latch-up (LU), le transitoire de système foudre, etc. [22][23].
Comme l’indique la Figure 1-11, certains domaines concernant ces EOS sont assez bien couverts aux niveaux moyens et améliorations de la fiabilitécomme les ESD et la CEM conduite. En revanche, le domaine des OVS (Over-current et Over-voltage en Anglais) n’a pas actuellement fait l’objet de définition de procédures normalisées d’essais. De façon corollaire, les moyens d’essais ne sont pas précisément définis et la modélisation des composants face à ces types d’agression est peu répandue alors qu’elle s’avère de plus en plus indispensable pour améliorer la fiabilitédes composants.

Sensibilité EOS à la tension

Une défaillance EOS peut se produire lorsqu’une tension excessive est appliquée sur une couche d’isolation. Une décharge électrostatique appliquée à un composant semi-conducteur peut endommager l’oxyde de grille au niveau d’un transistor MOS si le niveau de tension de claquage du matériau diélectrique est dépassé. Ce transistor MOS est donc susceptible en tension. Il convient de noter qu’ensuite, un courant important puisse apparaitre et que les dommages se poursuivent à cause d’effets thermiques.

Sensibilité EOS à l’énergie

Les défaillances liées àun dépassement de niveau d’énergie sont dues àun événement EOS qui produit des courants importants. Ces courants, associé àune différence de potentiel causent un échauffement du composant ou d’un circuit intégré.
Pour une impulsion d’ESD qui a une durée très courte (en général moins d’une microseconde), le volume du composant concerné est généralement chauffé en état adiabatique (sans conduction de chaleur du matériau). Pour une impulsion EOS, de durée plus longue, l’hypothèse échauffement adiabatique ne pourra pas, en général, être retenue ; des échanges entre le volume concerné par l’EOS et l’environnement doivent être pris en compte.
Pour un composant sensible à l’énergie et au cours de l’échauffement, on peut rencontrer différents phénomènes :
– L’échauffement de métaux ; en particulier l’échauffement de conducteurs en Aluminium dont la température de fusion est relativement basse, environ 660°C, et qui peut provoquer des migrations d’atomes de métaux à la surface et dans le composant. De la même façon, on pourra retrouver ce phénomène avec des fils de bonding réalisé en Or dont la température de fusion est d’environ 1060°C.
– L’échauffement du semi-conducteur qui pourra donner lieu àde la génération thermique de porteurs. Ce phénomène sera sensible s’il se produit dans des semi-conducteurs très peu dopés et sera prépondérant dans des zones de charges d’espaces (i.e. vides de porteurs libres et soumise àun champ électrique fort). Cette augmentation de la concentration en porteurs se traduira par une diminution de résistivitéet une augmentation du courant propice àaccentuer encore l’impact de l’événement EOS. Il n’est pas possible de dire de façon générale, àquelle température ce phénomène est activé car il dépend des caractéristiques de dopage du composant considéré.
Des phénomènes de migration de dopants ou de fusion du Silicium peuvent en théorie apparaitre mais compte-tenu des propriétés thermiques des matériaux utilisé pour réaliser des composants sur Silicium, ces phénomènes ne peuvent intervenir qu’à des températures très supérieures à celles mises en jeu pour faire apparaitre la fusion de l’Aluminium ou de la génération thermique.
La température de fusion du Silicium est de 1414°C. De même, pour les dopages usuels autour de 1017cm-3, la vitesse de diffusion du Bore et du Phosphore dans le Silicium est de l’ordre de grandeur de quelques 100pm/s autour de 1000°C. En conséquence pour des stress de quelques ms, la migration de dopants est négligeable.

Normes

Test d’ESD normalisées

Des tests ESD sont nécessaires pour évaluer la fiabilité et l’état de survie des dispositifs électroniques face aux stress de type ESD. Pour les composants actifs comme les CI ou les transistors, les modèles de test de type HBM et le CDM sont habituellement utilisépendant la phase de fabrication pour éviter l’endommagement ou la dégradation dans un environnement ESD contrôlé. En revanche, les tests selon la norme IEC 61000-4-2 sont régulièrement utilisée pour le cas de configuration dans un environnement ESD non-contrôlé[44].

Le modèle ESD corps humain

Le HBM («Human Body Model ») est le modèle le plus couramment utilisé pour caractériser la sensibilité d’un dispositif électronique aux dommages dus à des ESD. Le modèle HBM n’est autre qu’une simulation de la décharge qui peut se produire quand un corps humain entre en contact avec un dispositif électronique. La définition du modèle HBM le plus largement utilisé est le modèle d’essai défini dans la norme militaire américaine MIL-STD-883, méthode 3015.8 [45], qui décrit la Classification de Sensibilitéde Décharges Électrostatiques («Electrostatic Discharge Sensitivity »). Cette méthode établit un circuit électrique équivalent simplifiéet les procédures de test nécessaire pour modéliser un événement ESD HBM. Une autre norme, largement utilisée à l’échelle internationale, est la norme JEDEC JS-001 [46]. Pour les deux normes JS-001-2012 et MIL-STD-883H, comme l’indique la Figure 1-13, le corps humain chargéest modélisépar un condensateur de 100pF et une résistance de décharge de 1,5kΩ. Pendant le test, le condensateur préalablement chargé est déchargéàtravers la résistance en série avec le dispositif sous test.

Le modèle dispositif chargé

Le CDM («Charged Device Model ») est le modèle couramment utilisépour caractériser la sensibilité d’un dispositif électronique aux dommages dus aux ESD. Ce modèle est une alternative au HBM. Les dispositifs sont exposé àune charge àun niveau de tension normalisée, puis testé pour vérifier leur survie. En cas de succès, ils seraient testés au niveau de stress suivant et ainsi de suite, jusqu’àce qu’on puisse trouver la limite de résistance du dispositif. L’essai CDM est défini sous les normes suggérées par JEDEC sous les références JESD22-C101F [47] et ESDA STM 5.3.1 [48]. La Figure 1-14 représente le schéma du modèle.

Le Modèle Machine (MM)

Une décharge de type ESD se différencie en fonction de sa forme d’onde et de son amplitude par rapport à l’événement. Pour le cas du HBM, la décharge peut se produire aussi à partir d’un objet conducteur chargé, tel qu’un outil métallique, ou un équipement automatique. Le Modèle Machine (MM) a été créé pour simuler des événements ESD plus sévères que le HBM. Comme l’explique la Figure 1-15, ce modèle est constitué d’un condensateur de 200pF déchargé directement dans le composant sous test avec considération d’une inductance série sans effet résistif. Cette inductance série est l’élément qui génère la forme d’onde oscillante du MM. L’inductance en série est indirectement définie par les spécifications des dispositifs à tester telles que l’amplitude du courant, le temps de montée/descente et la période de la forme d’onde. Actuellement, des discussions selon le livre blanc du Conseil de l’Industriel, « A Case for Lowering Component Level HBM/MM ESD Specifications and Requirements » [49] sont en cours pour retirer ce modèle des exigences de qualification bien que ce modèle reflète des situations effectives dans le monde réel. Les essais selon le MM sont spécifiés dans les normes JEDEC (JESD22-A115) [50] et ESDA STM5.2 [51]

Test de Latch-Up normalisé

Le seul stress EOS qui est bien normaliséest le Latch-Up. Les Latch-Up stress méthodes avant la fin des années 1980 ont étéréalisées sur des bancs de test avec l’utilisation de traceurs de courbe ou d’autres bancs de test.[52] En 1988, une équipe de l’industrie a publiéla première norme Latch-Up, JESD17. Cette norme proposait une méthode de caractérisation basée principalement sur des concepts de circuits CMOS numériques. En 1997, l’équipe de JEDEC a proposéune nouvelle norme Latch-Up (JESD78) basée sur JESD17 qui ajoute plus de détails au stress et donne des critères de robustesse pour la première fois. C’est un test obligatoire pour tous les circuits intégrés CMOS.
La norme actuelle Latch-Up, JESD78, stresse les broches classées par type. Ces types sont l’entrée, la sortie, bidirectionnelle (E/S), l’alimentation et la masse. Les broches d’entrée, de sortie et bidirectionnelles, dans la plupart des cas, reçoivent une impulsion de stress de courant. L’alimentation reçoit un stress de surtension, une impulsion de tension. Les largeurs d’impulsion peuvent être choisies parmi une plage de valeurs, mais le plus souvent dans l’industrie, 2 ms à10 ms sont préférées. Les valeurs typiques de la hauteur d’impulsion de courant est de 100 mA alors que la surtension est de 1,5 x VMAX (en fonctionnement). Les produits nécessitant des horloges ou d’autres signaux de synchronisation peuvent utiliser des vecteurs de test dans un testeur Latch-Up ou un ATE («Automated Test Equipement » en anglais). La Figure 1-16, la Figure 1-17 et la Figure 1-18 montrent les formes d’onde de contrainte de JESD78.

Travaux existants sur les effets des EOS

Comme la problématique EOS est toujours une question ouverte, les recherches continuent toujours à partir de travaux existants. En fait il existe un groupe de travail normatif de l’association EOS/ESD (WG 23.0 – Electrical Overstress (EOS) Best Practices) qui travaille sur la problématique des EOS.

Analyses des phénomènes physiques

Claquage diélectrique

Un claquage diélectrique se produit lorsque le champ électrique appliqué à un diélectrique est supérieur à sa rigidité diélectrique. Ce phénomène peut aisément se produire sur l’oxyde de grille d’un transistor àeffet de champ. Selon [54], un claquage diélectrique EOS, bien qu’arrivant très vite après l’application du champ électrique, est dépendant du temps et peut être considéré comme un TDDB («Time-Dependent Dielectric Breakdown »).
Un TDDB est un mécanisme d’injection de charges, dont le processus peut être diviséen 2 étapes – l’étape d’accumulation et l’étape d’évacuation [55].
Pendant l’étape d’accumulation, des charges sont piégées dans les diverses parties de l’oxyde àcause d’un courant circulant dans l’oxyde. Le nombre des charges piégées augmente avec le temps, formant des champs électriques élevés. Ce processus d’accumulation de champ électrique dure jusqu’à ce que l’étape de l’évacuation soit atteinte [55].
Au cours de cette 2ème étape, la somme du champ électrique induit par injection de charge et les champs électriques appliqués au dispositif dépasse le seuil de claquage diélectrique dans certains des points les plus faibles du diélectrique. Ces points commencent àfaire apparaitre des courants forts qui chauffent ensuite le diélectrique, ce qui augmente de nouveau le niveau du courant. Cette boucle de réaction positive cause finalement la destruction de l’oxyde. Cette étape d’évacuation se passe dans un très court laps de temps [55].
Il existe deux modèles de base TDDB. D’après [56], une étude àfaible champ TDDB a étéentreprise pour comprendre clairement quel modèle décrit le mieux un claquage TDDB (modèle E ou modèle 1/E) en fonction des données recueillies sur la défaillance observé. Les résultats montrent que le modèle E présente un ajustement aux données meilleur que le modèle en 1/E, en particulier pour des champs électriques inférieurs à5MV/cm. Le bon ajustement du modèle E suggère très fortement que c’est le champ, et pas le courant, qui provoque la dégradation en fonction du temps dans le diélectrique [57]. Ce modèle est décrit par l’équation 1-1. ln( TF ) H0 − E (1-1)

Table des matières

CONTRIBUTION AU PROJET «Study for Electrical overstress Standardization And
Measuring Equipment Set-up (Acronyme: SESAMES) »
Chapitre 1 : État de l’art sur la fiabilité des composants électroniques soumis aux stress électriques conduits
Résumé du Chapitre 1
1.1. Introduction
1.2. Observation de défaillance des composants électroniques dues aux stress électriques
1.2.1. Décharge électrostatique (ESD = «Electrostatic discharge »)
1.2.2. Stress conduits dus aux phénomènes de Comptabilité ElectroMagnétique (CEM) et d’Interférence Électromagnétique (IEM)
1.2.3. Latch-up
1.2.4. Stress de surtension et de sur-courant électrique
1.3. Définitions de l’EOS
1.3.1. Première définition
1.3.2. Définition affinée
1.4. Origines des EOS
1.5. La susceptibilité EOS
1.5.1. Les différents types de susceptibilité EOS
1.5.2. Sensibilité EOS à la tension
1.5.3. Sensibilité EOS à l’énergie
1.6. Normes
1.6.1. Test d’ESD normalisées
1.6.1.1. Le modèle ESD corps humain
1.6.1.2. Le modèle dispositif chargé
1.6.1.3. Le Modèle Machine (MM)
1.6.2. Test de Latch-Up normalisé
1.7. Travaux existants sur les effets des EOS
1.7.1. Analyses des phénomènes physiques
1.7.1.1. Claquage diélectrique
1.7.1.2. Claquage de jonction
1.7.1.3. Fusion de conducteur métallique
1.7.2. Moyen d’essais EOS
1.7.2.1. Banc de test TLP
1.7.2.2. Banc de test automatisé (ATE)
1.7.2.3. Corrélation entre EOS et surtension électriques
1.8. Bilan des travaux existants et conclusion
Chapitre 2 : Tests de caractérisation EOS des composants électroniques
Résumé du Chapitre 2
2.1. Introduction
2.2. Banc de test EOS IRSEEM
2.2.1. Organisation générale
2.2.2. L’amplification de puissance
2.3. Caractérisation EOS de la diode Zener BZX84-B6V8
2.3.1. Description de la DUT
2.3.2. Simulation sous Pspice avant de test
2.3.3. Caractérisation de la DUT avant stress
2.3.4. Les conditions pour stresser le composant
2.3.5. Effet d’impulsion EOS de forme d’onde carrée
2.3.5.1. Identification de l’influence de l’amplitude et de la durée
2.3.5.2. Influence de l’amplitude du stress
2.3.5.3. Influence de la durée du stress
2.3.5.4. Influence du nombre de période du stress
2.3.5.5. Influence de l’énergie et de la puissance du stress
2.3.6. Étude de l’EOS en forme d’onde double-exponentielle
2.3.7. Étude de l’EOS en forme d’onde sinusoïdale amortie
2.3.8. Vérification des caractéristiques après stress
2.3.9. Conclusions sur les tests EOS pour la diode Zener
2.4. Étude l’effet d’EOS sur le circuit intégré CMOS TDA8007
2.4.1. Introduction
2.4.2. Circuit équivalent d’entrée de la broche sous test
2.4.3. Caractérisation du TDA8007 avant stress
2.4.4. Caractérisation du TDA8007 durant l’EOS en forme d’onde carrée
2.4.4.1. Introduction
2.4.4.2. Série 1 : Vdd=5V
2.4.4.3. Série 2 : Vdd flottante
2.4.4.4. Série 3 : Vdd=0V
2.4.5. Résultats d’EOS en forme d’onde double-exponentielle
2.4.6. Forme d’onde sinusoïdale amortie
2.4.7. Essais complémentaires
2.4.7.1. Introduction
2.4.7.2. Résultats de stress sur VDD/GND par EOS en forme d’onde carrée
2.4.7.3. Résultats de stress sur VDD/CS par EOS en forme d’onde carrée
2.4.8. Caractérisation EOS du TDA8007 après stress
2.5. Conclusion du Chapitre 2
Chapitre 3 : Analyse microscopique de défaillance
Résumé du Chapitre 3
3.1. Introduction
3.2. Analyse de défaillance de la diode Zener BZX84-B6V8 après EOS
3.2.1. Mécanisme de dégradation pendant le stress
3.2.2. Dégradation d’EOS par l’amplitude de stress
3.2.3. Dégradation de la diode en fonction de la durée de l’EOS
3.2.4. Analyse de dégradation de la diode en fonction de la périodicité et de l’amplitude de l’EOS
3.2.5. Dégradation de la diode pour différentes formes d’onde d’EOS
3.2.6. Analyse de défaillance
3.2.6.1. Reproduction d’une dégradation EOS : fusion d’un fil de bonding
3.2.6.2. Reproduction d’une dégradation EOS : fusion d’une couche d’Aluminium
3.3. Analyse de défaillance du circuit intégré CMOS TDA8007
3.3.1. Mécanisme de dégradation
3.3.2. Analyse de défaillance du TDA8007 avec Vdd=+5V pendant stress
3.3.3. Analyse de défaillance du TDA8007 avec Vdd=0V pendant stress
3.3.4. Analyse de défaillance du TDA8007 après EOS au cas du court-circuit entre alimentation-masse
3.3.5. Analyse de dégradation du TDA8007 après EOS à différentes formes d’onde
3.3.6. Analyse de défaillance : Reproduction d’une dégradation EOS avec claquage d’une jonction
3.3.6.1. Choix du composant
3.3.6.2. Résultat du stress
3.3.6.3. Analyse de défaillance du TDA8007 n°15
3.3.6.4. Analyses de défaillance complémentaires du TDA8007
3.3.6.5. Conclusion
3.4 Conclusion du chapitre 3
Chapitre 4 : Modélisation de la diode Zener sous stress EOS
Résumé du Chapitre 4
4.1. Introduction
4.2. Modélisation des dispositifs sensibles à l’énergie des stress EOS
4.2.1. Introduction
4.2.2. Énergie d’activation pour la diode Zener BZX84-B6V8
4.2.2.1. Introduction
4.2.2.2. Onde carrée
4.2.2.3. Onde double-exponentielle
4.2.2.4. Analyse des résultats
4.2.2.5. Comparaison avec les données de constructeur
4.2.2.6. Conclusion
4.2.3. Énergie d’activation pour le circuit intégré CMOS TDA8007
4.2.3.1. Introduction
4.2.3.2. Rappel des résultats de mesures
4.2.3.3. Analyse des résultats
4.2.3.4. Conclusion
4.2.4. Conclusion
4.3. Modélisation et simulation
4.3.1 Introduction
4.3.2. Les langages de modélisation
4.3.2.1. SPICE
4.3.2.2. VHDL-AMS
4.3.2.3. Types de modèle EOS pour la Zener BZX84-B6V8
4.4. Modélisation physique électrothermique de la diode Zener BZX84-B6V8 avec VHDL-AMS
4.4.1. Introduction
4.4.2. Modèle électrothermique complet de la Zener BZX84-B6V8
4.4.2.1. Introduction
4.4.2.2. Modèle 1 : La diode
4.4.2.3. Modèle 2 : La diode Zener
4.4.2.4. Modèle 3 : Modèle 2 avec auto-échauffement
4.4.2.5. Modèle 4 : Modèle 3 avec ionisation par impact dépendante de la température
4.4.2.6. Modèle 5 : Modèle 4 avec prise en compte de l’effet de 2nde avalanche
4.4.2.7. Optimisation du modèle électronique de la Zener BZX84-B6V8
4.5. Modèle comportemental SPICE EOS de la diode Zener BZX84-B6V8
4.5.1. Expression du besoin
4.5.2. Modèle SPICE EOS de la BZX84-B6V8
4.5.3. Exemples de résultats avec la BZX84-B6V8
4.5.4. Conclusions et améliorations du modèle SPICE
4.6. Conclusion du Chapitre 4
CONCLUSION GENERALE ET PERSPECTIVES
BIBLIOGRAPHIE

Télécharger le rapport complet