Technologies de mémoires non-volatiles émergentes

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Dynamic Random Access Memory

Les DRAM sont d’une technologie assez peu onéreuse. Elles sont principalement utilisées en tant que RAM dans les ordinateurs. Une mémoire DRAM est constituée d’un transistor MOS, ainsi que d’un pico-condensateur (une capacité MIM, Métal/Isolant/Métal).
Cette simplicité structurelle en fait un composant facilement miniaturisable et permet d’obtenir des densités importantes. Le bit mémoire est codé par le fait que le condensateur soit chargé ou non : l’état « 1 » est codé par la présence de charges aux bornes du condensateur, tandis que l’état « 0 » est codé par l’absence de charges. Afin de maintenir cette charge dans le condensateur, la mémoire a besoin d’être rafraichie à des périodes de l’ordre de la milliseconde.
Il s’agit donc d’une technologie assez gourmande en énergie. Il s’agit cependant d’une mémoir sez rapide, avec des temps d’écriture/effacement de l’ordre de 5 nanosecondes, et très endurante, puisqu’elle peut supporter un nombre presque illimité de cycles (1015 cycles) [5,6].

Static Random Access Memory

Une mémoire SRAM est une mémoire volatile constituée en général de 6 transistors (pour un bit). Cela en fait une technologie bien plus onéreuse et moins facilement miniaturisable que les DRAM. En revanche, elle n’a pas besoin d’être rafraichie périodiquement. De même que les DRAM, les SRAM sont extrêmement endurantes, et encore plus rapides (temps d’écriture/effacement de l’ordre d’une nanoseconde) [5]. Elles sont en général utilisées en tant que mémoire cache ou tampon.

Mémoires Flash

Les mémoires Flash appartiennent, contrairement aux SRAM et DRAM, à la catégorie des mémoires non-volatiles. Comme elle l’est schématisée en figure I.5, une mémoire flash se base sur un transistor MOSFET, dans lequel est insérée une grille flottante, entre la grille et le substrat. Cette grille flottante est isolée du substrat par un oxyde tunnel, et de la grille de contrôle par un oxyde dit de contrôle. Ici le codage de l’information se fait par le piégeage ou le dépiégeage de charges dans la grille flottante [7]. En effet, la présence de charge dans la grille flottante modifie la tension de la grille flottante et augmente donc la tension de seuil. Ainsi, la présence de charge dans la grille flottante code pour un « 0 » tandis que l’absence de charge code pour un « 1 ».
En appliquant une tension positive suffisamment élevée sur la grille de contrôle, on injecte, par effet Fowler-Nordheim ou par effets d’électrons chauds en fonction de la technologie employée, des électrons dans la grille flottante, à travers l’oxyde tunnel. De même, l’application d’une tension négative permet de libérer des électrons piégés dans cette grille flottante, pour les renvoyer vers le canal.
Il existe deux grandes familles d’architecture pour les mémoires Flash : l’architecture NOR et l’architecture NAND (cf. Fig I.6) :
– Dans l’architecture NOR, les transistors sont connectés en parallèle, ce qui permet un accès individuel de chaque cellule mémoire. Cependant, cette configuration ne permet pas d’obtenir des densités importantes, c’est pourquoi, l’architecture est surtout utilisée pour stocker les codes, dans des applications embarquées [10].
– Dans l’architecture NAND, les transistors sont connectés en série. Ainsi le drain de chaque cellule n’est plus accessible de façon individuelle, mais de façon séquentielle. En revanche, elle permet d’obtenir des densités bien plus importantes, et des coûts bien moindres. Il s’agit donc d’une configuration employée pour stocker des quantités importantes de données [9]. Les NAND flash sont également utilisées dans les clés USB ou les cartes SD.
Figure I.6: Architectures NOR et NAND [9]
Les performances typiques des mémoires Flash dépendent de l’architecture employée. Les tensions de programmation sont en général de l’ordre de la quinzaine de Volts [11]. Les temps d’écriture/effacement sont compris entre 10µs et 1ms, tandis que les temps de lecture sont de 50ns pour l’architecture NOR, et de 10µs pour les NAND [12]. D’un point de vue de l’endurance, les mémoires Flash peuvent supporter environ 105 cycles.
Ces dernières années beaucoup de travaux ont été réalisés sur les mémoires Flash, qui sont actuellement industrialisées sous la forme de 3D NAND, ce qui a permis d’aller plus loin dans les performances de miniaturisations des mémoires Flash [13].
Les mémoires Flash sont aujourd’hui présentes dans tous les dispositifs microélectroniques modernes, tels que nos smartphones ou nos clés USB. Cependant, à mesure que les dimensions des composants se doivent de diminuer, des effets quantiques font leur apparition et commencent à diminuer la fiabilité des mémoires Flash. En fonctionnement normal, les électrons piégés dans la grille flottante sont censés y rester, malgré la mise hors tension de la mémoire. Cependant, en diminuant les dimensions de la mémoire, et notamment l’épaisseur de l’oxyde tunnel, les charges deviennent plus à même de franchir cette barrière par effet tunnel [14]. A l’avenir, ce problème va limiter la miniaturisation des mémoires Flash. De plus, cette augmentation de la densité expose les mémoires à des interférences dues à des phénomènes de couplage entre différentes cellules.
C’est pourquoi de nouvelles technologies de mémoires émergentes voient le jour. En plus d’assurer la relève de la technologie flash, ces mémoires offrent des performances proches des SRAM en termes de vitesse, et proches des DRAM en termes de densités d’intégration, tout en conservant le caractère non-volatile des mémoires Flash.
En appliquant une tension positive suffisamment élevée sur la grille de contrôle, on injecte, par effet Fowler-Nordheim ou par effets d’électrons chauds en fonction de la technologie employée, des électrons dans la grille flottante, à travers l’oxyde tunnel. De même, l’application d’une tension négative permet de libérer des électrons piégés dans cette grille flottante, pour les renvoyer vers le canal.
Il existe deux grandes familles d’architecture pour les mémoires Flash : l’architecture NOR et l’architecture NAND (cf. Fig I.6) :
– Dans l’architecture NOR, les transistors sont connectés en parallèle, ce qui permet un accès individuel de chaque cellule mémoire. Cependant, cette configuration ne permet pas d’obtenir des densités importantes, c’est pourquoi, l’architecture est surtout utilisée pour stocker les codes, dans des applications embarquées [10].
– Dans l’architecture NAND, les transistors sont connectés en série. Ainsi le drain de chaque cellule n’est plus accessible de façon individuelle, mais de façon séquentielle. En revanche, elle permet d’obtenir des densités bien plus importantes, et des coûts bien moindres. Il s’agit donc d’une configuration employée pour stocker des quantités importantes de données [9]. Les NAND flash sont également utilisées dans les clés USB ou les cartes SD.
Figure I.6: Architectures NOR et NAND [9]
Les performances typiques des mémoires Flash dépendent de l’architecture employée. Les tensions de programmation sont en général de l’ordre de la quinzaine de Volts [11]. Les temps d’écriture/effacement sont compris entre 10µs et 1ms, tandis que les temps de lecture sont de 50ns pour l’architecture NOR, et de 10µs pour les NAND [12]. D’un point de vue de l’endurance, les mémoires Flash peuvent supporter environ 105 cycles.
Ces dernières années beaucoup de travaux ont été réalisés sur les mémoires Flash, qui sont actuellement industrialisées sous la forme de 3D NAND, ce qui a permis d’aller plus loin dans les performances de miniaturisations des mémoires Flash [13].
Les mémoires Flash sont aujourd’hui présentes dans tous les dispositifs microélectroniques modernes, tels que nos smartphones ou nos clés USB. Cependant, à mesure que les dimensions des composants se doivent de diminuer, des effets quantiques font leur apparition et commencent à diminuer la fiabilité des mémoires Flash. En fonctionnement normal, les électrons piégés dans la grille flottante sont censés y rester, malgré la mise hors tension de la mémoire. Cependant, en diminuant les dimensions de la mémoire, et notamment l’épaisseur de l’oxyde tunnel, les charges deviennent plus à même de franchir cette barrière par effet tunnel [14]. A l’avenir, ce problème va limiter la miniaturisation des mémoires Flash. De plus, cette augmentation de la densité expose les mémoires à des interférences dues à des phénomènes de couplage entre différentes cellules.
C’est pourquoi de nouvelles technologies de mémoires émergentes voient le jour. En plus d’assurer la relève de la technologie flash, ces mémoires offrent des performances proches des SRAM en termes de vitesse, et proches des DRAM en termes de densités d’intégration, tout en conservant le caractère non-volatile des mémoires Flash.
L’architecture d’une FeRAM est très proche de celle d’une DRAM : le diélectrique utilisé chez les DRAM est remplacé par ce matériau ferroélectrique. Celui est ainsi associé à un transistor MOS (cf. Fig. I.9).
Figure I.9 Schématisation d’une mémoire FeRAM [9]
La lecture de l’état de la mémoire se fait en réalisant une opération d’écriture : si on détecte un pulse de courant, c’est que la mémoire était dans l’état OFF [9]. Il s’agit de l’un des inconvénients de ces mémoires ; l’opération de lecture est destructive. En revanche, les FeRAM sont très rapides, consomment très peu d’énergie, fonctionnent à faible tension (environ 2V) et peuvent supporter un très grand nombre de cycles (>1012) [17].
On retrouve ce mécanisme d’opération dans les dispositifs FeFET (Ferroelectric Field Effect Transistor). Ces transistors ferroélectriques non-volatiles sont actuellement très étudiés car ils présenteraient des vitesses supérieures aux DRAM et une meilleure densité que les mémoires Flash [18].

Mémoires magnétorésistives STT-RAM

Le transfert de spin (STT, Spin Transfer Torque) est un phénomène observé lorsqu’un courant polarisé en spin traverse un matériau magnétique. Lorsque le matériau utilisé est suffisamment fin, on peut observer un transfert du spin du courant polarisé vers ce matériau. On peut donc agir sur l’aimantation de cette nanocouche de matériau, sans utiliser de champ magnétique externe.
Le composant de base d’un MRAM est une jonction tunnel magnétique (MTJ) [19, 20, 21, 22]. Il s’agit d’une structure épaisse de quelques dizaines de nanomètres constituée de trois couches : deux couches magnétiques séparées par une couche d’oxyde. L’une des couches magnétiques, que l’on nomme couche de référence, possède une aimantation stable, qui va servir de référence tout au long de l’utilisation de la MTJ. L’autre couche, appelée couche libre est programmable : son aimantation sera modifiable, lors des phases d’écriture et d’effacement.
Figure I.10 : Schéma d’une mémoire STT-RRAM [9]
L’opération de lecture se base sur le phénomène de magnétorésistance tunnel [17]. Lorsque les aimantations des deux couches magnétiques sont parallèles, la résistance de la jonction tunnel sera basse, tandis que lorsque les deux aimantations sont en configuration antiparallèles, la résistance sera élevée (cf. Figure I.11). Ainsi, le bit mémoire est codé par la résistance de la cellule. Figure I.11 : Lecture de la résistance d’une MRAM dans les états parallèles et antiparallèles [19] Les opérations d’écriture et d’effacement consistent à faire switcher l’aimantation de la couche libre, en utilisant le principe de transfert de spin, décrit ci-dessus.
En termes de performances, les STT-MRAM sont extrêmement rapides [23], fonctionnent à faible tension et disposent d’une endurance quasi-illimitée. En revanche, elles présentent une fenêtre résistive (c’est-à-dire le ratio entre les résistances des états ON et OFF) assez faible [16]. De plus les états résistifs ne sont pas très stables thermiquement et les matériaux utilisés ne sont pas parfaitement compatibles avec les procédés de fabrication CMOS [24].

Mémoires à changement de phase PCRAM

De même que les STT-MRAM, les PCRAM font partie de la famille des mémoires à changement de résistance [25] : le bit mémoire est codé par la résistance de la cellule. Comme leur nom l’indique le changement de résistance des PCRAM est lié à un changement de phase au sein du dispositif. Une mémoire PCRAM est constituée de deux couches (un isolant et un matériau à changement de phase, très souvent du GST (un alliage de germanium, d’antimoine et de tellure)) prises en sandwich entre deux électrodes (cf. Figure I.12a). Le GST, qui appartient à la famille des chalcogénures. Un tel matériau peut exister sous deux formes : une forme cristalline et une forme amorphe. Ces deux phases présentent des caractéristiques différentes, notamment en termes de résistivité [26, 27] : l’état cristallin présente une faible résistivité, tandis que la résistivité de l’état amorphe est supérieure de plusieurs ordres de grandeurs. En chauffant ce matériau il est possible de le faire changer d’état. C’est pourquoi, un matériau conducteur (appelé heater) relie l’électrode et le GST, à travers l’isolant, afin de chauffer une partie du GST (Figure I.12a).
Figure I.12 : (a) Schéma d’une mémoire PCRAM. (b) Programmation et lecture d’une PCRAM via l’application d’un champ électrique [28].
Le cyclage d’une PCRAM s’effectue de la façon suivante : après fabrication, le GST est dans l’état cristallin. Pour réaliser un reset, une partie du GST est chauffée via l’application d’un courant électrique relativement élevé. Cette partie va alors fondre et passer à l’état amorphe, de haute résistivité. Pour retourner à l’état faiblement résistif, un courant électrique plus faible est appliqué et va chauffer le matériau à une température située entre la température de cristallisation et la température de fusion (Fig. I.12(b)), sur une durée suffisamment longue pour permettre la cristallisation du matériau.
Un travail important a été réalisé afin d’abaisser le courant de reset, nécessaire à la fusion du matériau, notamment en réduisant les dimensions de la cellule mémoire (Fig. I.13). Cependant, la consommation en courant, reste l’un des principaux défauts de cette technologie. Malgré cela, les mémoires PCRAM sont souvent considérées comme l’une des technologies de mémoires non-volatiles émergentes les plus matures, de par notamment leur grande vitesse, leur grande endurance et la possibilité de fabrication à grande échelle [26].

Table des matières

Introduction
Contexte général
Organisation du manuscrit
Liste des acronymes
Chapitre I : Etat de l’art
1. Introduction
2. Mémoires conventionnelles
2.1. Dynamic Random Access Memory
2.2. Static Random Access Memory
2.3. Mémoires Flash
3. Technologies de mémoires non-volatiles émergentes
3.1. Mémoires ferroélectriques FeRAM
3.2. Mémoires magnétorésistives STT-RAM
3.3. Mémoires à changement de phase PCRAM
3.4. Mémoires résistives RRAM
4. Mémoires OxRAM
4.1. Principes de fonctionnements des OxRAM
4.2. Commutation
4.3. Matériaux utilisés en tant qu’oxydes
4.4. Contrôle du courant de compliance
5. Etat de l’art en matière de performances
5.1. Miniaturisation
5.2. Endurance
5.3. Rétention
5.4. Consommation en énergie
5.5. Vitesse de commutation
5.6. Variabilité
5.7. Comparaison avec les autres familles de mémoires émergentes
6. Modélisation physique
6.1. Mécanismes de commutation
6.2. Mécanismes de conduction
7. Conclusion
8. Références du chapitre I
Chapitre II : Mesures ultra-rapides et impact sur les distributions
1. Introduction
2. Protocoles de mesures classiques de dispositifs OxRAM
2.1. Mode quasi-statique
2.2. Mode pulsé
2.3. Mesures d’endurance
2.4. Distributions résistives et variabilité
3. Présentation du réticule MARS (Mémoire Avancée Résistive à Sélecteur) et des différents splits
3.1. Présentation du réticule
3.2. Fabrication des dispositifs
4. Etude dynamique du switching sur des temps ultra-courts
4.1. Présentation du set-up
4.2. Confirmation de la fiabilité du véhicule de test
4.3. Mesure des capacités parasites
4.4. Observation directe du set
4.5. Influence de la vitesse de rampe sur la tension de set
4.6. Mesure en température
4.7. Cas du reset
5. Impact sur les distributions
5.1. Protocole de mesures
5.2. Influence de la tension de set sur les distributions LRS
5.3. Résultats en fonction de tSET et Icc sur les distributions LRS
5.4. Equivalent pour le reset : influence de tRESET et de Vr
6. Conclusion
7. Références du chapitre II
Chapitre III : Etude de la dynamique de switching via un modèle semi-analytique
1. Introduction
2. Mise au point d’un modèle de switching
2.1. Contexte du modèle
2.2. Etude de l’activation de la conduction en température
2.3. Etude de la conduction de l’état HRS
2.4. Etude de la conduction de l’état LRS
2.5. Lien entre la résistance électrique et le nombre de lacunes d’oxygène
2.6. Génération de lacunes d’oxygène
2.7. Recombinaison de lacunes d’oxygène
2.8. Calcul de la température
3. Fonctionnement du modèle
3.1. Schéma de fonctionnement
3.2. Impact de paramètres d’entrée
4. Etalonnage du modèle
4.1. Détermination de l’énergie d’activation de génération pour HfO2/Ti
4.2. Fit en quasi-statique du set
4.3. Opération de reset
4.4. Mode discret
4.5. Fit en quasi-statique du reset
4.6. Tests électriques avec différentes électrodes supérieures
4.7. Extraction des paramètres physiques et comparaison avec des simulations ab initio
5. Conclusion
6. Références du chapitre III
Chapitre IV : Etude du bruit et de son impact sur la fiabilité
1. Introduction
2. Présentation des tests sur matrices
2.1. Structure du véhicule de test
2.2. Présentation du banc de test pour les tests sur matrices
2.3. Présentation des tests sur les mémoires
3. Fit des distributions 4kbits des tensions de switching par le modèle pour différents temps de pulse
4. Impact du forming : fit avec le rayon du filament
5. Mesure de bruit à basse fréquence
5.1. Etude du bruit à basse fréquence dans la littérature
5.2. Set-up expérimental de l’étude du bruit RTN
5.3. Analyse du bruit RTN
5.4. Impact du courant de forming sur le nombre de niveaux de courant
5.5. Impact du courant de forming sur l’amplitude du bruit
5.6. Impact du courant de forming sur des lectures successives
5.7. Impact du courant de forming sur des lectures de matrices 4kbits
6. Conclusion
7. Références du chapitre IV
Conclusion générale et perspectives

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