Notions d’architecture des processeurs RISC

Table des matières

INTRODUCTION
CHAPITRE 1 MÉMOIRES CACHES
1.1 Introduction
1.2 Concepts fondamentaux
1.2.1 Notions d’architecture des processeurs RISC
1.2.2 L’architecture RISC des processeurs ARM
1.2.3 Accès aux mémoires d’instructions et de données
1.2.4 Concept de localité de référence
1.3 Architecture d’une mémoire cache
1.3.1 Adressage mémoire
1.3.2 Associativité
1.3.3 Taille de la cache
1.3.4 Types de cellules mémoires
1.4 Gestion du contenu et de la cohérence d’une mémoire cache
1.4.1 Stratégie d’allocation
1.4.2 Stratégie de remplacement
1.4.3 Mécanismes de cohérence
1.5 Optimisation d’une mémoire cache
1.5.1 Métriques de performance : la latence et le débit
1.5.2 Revue des techniques existantes pour améliorer la performance
1.5.3 Métriques énergétiques : la consommation dynamique et statique
1.5.4 Revue des techniques existantes pour améliorer l’efficacité énergétique
1.6 Conclusion
CHAPITRE 2 PIPELINES ASYNCHRONES
2.1 Introduction
2.2 Principe d’un pipeline
2.3 Architecture des pipelines synchrones
2.4 Architecture des pipelines asynchrones
2.4.1 Encodage des données
2.4.2 Protocole de communication
2.4.3 Famille de circuits logiques
2.4.4 Types d’éléments mémoire
2.5 Revue de pipelines asynchrones existants
2.5.1 PS0 (William et Horowitz)
2.5.2 Micropipeline (Sutherland)
2.5.3 MOUSETRAP (Singh)
2.5.4 Click elements (Peeters)
2.6 Conclusion
CHAPITRE 3 ARCHITECTURE DU PROCESSEUR ARM ASYNCHRONE
ET SA MÉMOIRE L1 SYNCHRONE
3.1 Introduction
3.2 Méthodologie de développement asynchrone d’Octasic
3.2.1 Déconstruction du pipeline classique d’un processeur
3.2.2 Utilisation de jetons pour le partage des ressources
3.2.3 Fonctionnement interne des modules des jetons
3.3 Définition de la cache synchrone
3.3.1 Organisation logique
3.3.2 Gestion du contenu et de la cohérence
3.3.3 Architecture de la cache d’instruction L1
3.3.4 Interfaces de la cache d’instruction L1
3.4 Conclusion
CHAPITRE 4 PROPOSITION D’UNE NOUVELLE CACHE ASYNCHRONE POUR LE PROCESSEUR ARM
4.1 Introduction
4.2 Définition du pipeline asynchrone
4.2.1 Gestion du protocole de communication par les éléments Click
4.2.2 Arbitrage des étages du pipeline et génération du signal d’horloge par les jetons
4.2.3 Opération du pipeline asynchrone
4.3 Définition de la cache L1 asynchrone
4.3.1 Partitionnement de la cache d’instruction en ressources
4.3.2 Fonctionnement de la cache d’instruction asynchrone
4.3.3 Séquence de purge et de réinitialisation
4.4 Interfaces extérieures
4.4.1 Interface avec le PCBP en entrée
4.4.2 Interface avec IDecode en sortie
4.4.3 Interface avec le niveau de mémoire L2
4.5 Conclusion
CHAPITRE 5 ANALYSE DE PERFORMANCES DE LA CACHE ET DU PIPELINE
5.1 Introduction
5.2 Validation de la fonctionnalité de la cache asynchrone
5.2.1 Environnement de conception et de simulation
5.2.2 Caractéristiques des bancs de test
5.2.3 Limitations
5.3 Résultats des bancs de tests individuels
5.3.1 Placement préliminaire
5.3.2 Vitesse d’opération par étage du pipeline
5.3.3 Vitesse d’opération aux interfaces de la cache asynchrone
5.4 Comparaison avec la cache d’instruction synchrone
5.4.1 Taille physique
5.4.2 Performance en terme de vitesse d’exécution
5.4.3 Performance en terme d’efficacité énergétique
5.5 Analyse des résultats
5.5.1 Analyse individuelle
5.5.2 Analyse comparative
5.6 Conclusion
CONCLUSION
BIBLIOGRAPHIE