Les circuits FPGA

Table des matières

ABSTRACT
REMERCIEMENTS
TABLE DES MATIÈRES
LISTE DES TABLEAUX
LISTE DES FIGURES
LISTE DES ABRÉVIATIONS ET SIGLES
INTRODUCTION
CHAPITRE 1 INTRODUCTION AU CODAGE DE CANAL
1.1 Introduction
1.2 Les systèmes de communications numériques
1.3 Théorie de la capacité d’un canal
1.4 Le canal discret
1.4.1 Le canal discret sans mémoire (DMC)
1.4.2 Le canal binaire symétrique (BSC)
1.4.3 Le canal binaire à effacement (BEC)
1.4.4 Le canal à entrée binaire et bruit blanc additif gaussien
1.5 Le codage convolutionnel
1.5.1 Structure des codes convolutionnels
1.5 .1.1 Code convolutionnel de taux1/v
1.5 .1.2 Code convolutionnel de taux k/v
1.5.2 Représentation polynomiale
1.5.3 Codes convolutionnels systématiques et récursifs, RSC
1.5.4 Représentation sous forme graphique du processus de codage
1. 6 Les codes turbo
1.6.1 La concaténation
1.6.2 L’entrelacement
1. 7 Algorithmes de décodages
1.8 Le décodage itératif
1.8.1 Algorithme BCJR
1.8.2 Algorithme SOVA
1.9 Conclusion
CHAPITRE 2 BASES THÉORIQUES DU DÉCODEUR
2.1 Introduction
2.2 Décodage à seuil en quantification ferme pour les codes convolutionnels
2.2.1 Code orthogonal (CSOC)
2.2.2 Décodage des codes CSOC
2.3 Adaptation du décodage à seuil à des sorties non quantifiées
2.4 Décodage itératif, définition des codes convolutionnels doublement orthogonaux au sens large CS02 C-WS
2.4.1 Le processus itératif
2.4.2 Les conditions de double orthogonalité
2.4.3 Les codes convolutionnels doublement orthogonaux au sens large
2.5 Les codes convolutionnels doublement orthogonaux au sens strict CS02 C-SS
2.6 Conclusion
CHAPITRE 3 ARCHITECTURE DU CIRCUIT PROGRAMMABLE FPGA CIBLE
3.1 Introduction
3.2 Les circuits FPGA
3.2.1 Architecture des FPGA
3.2.1.1 Les CLB
3.2.1.2 Les IOB
3.2.1.3 Les interconnexions
3.2.2 Cas des FPGA de la famille Virtex
3.3 Outils et méthodologie de développement pour FPGA
3.3.1 La saisie du design
3.3.2 La synthèse
3.3.3 Optimisation, projection et placement-routage
3.4 Conclusion
CHAPITRE 4 ARCHITECTURE DU DECODEUR CSO C-SS
4.1 Introduction
4.2 Analyse de l’algorithme du décodeur CS02 C-SS
4.2.1 Décomposition de l’algorithme
4.2.2 Analyse des opérations de base à effectuer
4.3 Architecture proposée
4.3.1 Nature de l’information utilisée
4.3.2 Les blocs FIFO de mémorisation et de décalage
4.3.3 Les blocs FIFOULP
4.3.4 Blocs de complément à deux
4.3.5 Bloc de sommation
4.3.6 Bloc de saturation
4.3.7 Assemblage des différents blocs
4.4 Codage en VHDL et validation fonctionnelle
4.4.1 Hiérarchie des fichiers VHDL et leurs descriptions
4.4.2 Validation fonctionnelle et procédures de vérification
4.5 Généralisation pour l’ensemble des décodeurs
4.5.1 Calcul du nombre de bits de dépassement de capacité
4.5.2 Mise en place de la structure d’addition
4.5.3 Mise en place du FIFOULP
4.6 Conclusion
CHAPITRE 5 RÉSULTATS ET ANALYSES
5.1 Introduction
5.2 Optimisation de l’architecture du décodeur
5.2.1 Modification du code HDL des FIFO
5.2.2 Amélioration de la fréquence maximale
5.2.3 Initialisation du système et sa synchronisation
5.3 Étude de la complexité du système
5.3.1 Méthode de calcul de la complexité pour les différents blocs
5.3.2 Complexité estimée versus la complexité relevée
5.3.3 Rapidité du décodeur
5.4 Étude des performances du décodeur
5.4.1 Procédure de mesure de la performance
5.4.2 Résultats des simulations
5.5 Conclusion
CONCLUSION
ANNEXES
1 : CODE VHDL POUR UN DOUBLE DÉCODEUR AVEC J=3 ET PIPELINE
2 : CODE C POUR UN GÉNÉRATEUR DE CODE VHDL DU DÉCODEUR 2 CSO C-SS
BIBLIOGRAPHIE