Principe de fonctionnent et modélisation des transistors MOSFET

ETUDE ET MODELISATION DU TRANSISTOR A EFFET DE CHAMP MOSFET

Contraintes pour les générations futures

La future génération de transistor MOS atteindra des dimensions caractéristiques de l’ordre de quelques nanomètres. Au-delà des difficultés de lithographie qu’il conviendra de surmonter avant d’en arriver à la réalisation industrielle, ces « Nano MOS » imposent de nouveaux défis technologiques à relever et dévoilent de nouveaux phénomènes qu’on ne peut plus négliger. Dans les paragraphes qui suivent, nous allons examiner les principales contraintes technologiques auxquelles le dispositif MOSFET bulk est confronté dans la course à la miniaturisation.

Problèmes liés aux faibles épaisseurs d’oxyde

Parallèlement à la réduction de la longueur du canal L, l’épaisseur d’oxyde de grille doit être réduite afin de pallier les effets canaux courts et d’améliorer le contrôle du canal de conduction. Pour des épaisseurs inférieures à 2nm, la couche d’oxyde devient suffisamment fine pour permettre le passage des porteurs par effet tunnel direct. Ce passage est à l’origine d’un courant tunnel de grille d’autant plus important que l’épaisseur d’oxyde est faible.
L’apparition d’un courant de grille entraîne un accroissement du courant à l’état bloqué et donc de la puissance dissipée, il perturbe aussi le bon fonctionnement du transistor à l’état passant puisque les électrons du canal peuvent s’échapper vers la grille par l’intermédiaire de l’oxyde. Ces effets ne sont pas encore critiques pour le bon fonctionnement du transistor [Cas’01], même si les applications « basse consommation » souffrent de plus en plus de l’augmentation continuelle de la puissance dissipée.
La dépendance exponentielle du courant de grille (Jg) avec l’épaisseur d’oxyde fait de la limitation du courant tunnel de grille l’un des défis majeurs des prochaines années.
Parmi les solutions en cours d’étude, l’utilisation d’isolants à permittivité élevée à la place de l’oxyde de grille semble la solution la plus prometteuse. L’oxyde d’hafnium HfO2 avec sa permittivité relative (εr) de l’ordre de 20, son gap relativement grand de l’ordre de 5,65eVet enfin sa relative stabilité thermodynamique sur le silicium semble être un bon candidat pour remplacer l’oxyde[Ritz’06].

Les effets canaux courts

De manière générale, les effets canaux courts – que nous noterons SCE (Short Channel Effects) – constituent tous des effets parasites qui influent sur Vth .Deux effets parasites sont prédominants lorsque l’on atteint des dimensions très faibles : le partage de charge CS (Charge Sharing ou Roll-off) et le DIBL (Drain Induced Barrier Lowering).

Table des matières

INTRODUCTION GENERALE
CHAPITRE I : ETUDE ET MODELISATION DU TRANSISTOR A EFFET DE CHAMP MOSFET
I.1.Introduction
I.2. Principe de fonctionnent et modélisation des transistors MOSFET
I.2.1. La structure de MOSFET
I.2.2. Le fonctionnement des MOSFET en statique
I.2.2.1. Les régimes de fonctionnement MOSFET
I.3. La capacité MOS 
I.3.1. Modélisation de la capacité MOS
I.3.1.1. Les équations de bases
I.3.1.2. La charge du semiconducteur QSC
I.3.1.3. La charge de la zone désertée QD
I.3.1.4. La charge de la zone d’inversion Q n
I.4. Le transistor MOSFET
I.4.1. MOSFET à appauvrissement D-MOSFET
a)Structure du MOS à appauvrissement canal N
b) Structure du MOS à appauvrissement canal P
I.4.2 .MOSFET à enrichissement : E-MOSFET
a) Structure du MOS à enrichissement canal P
b) Structure du MOS à enrichissement canal N
I.5. Principe et régimes de fonctionnement
I.6. Modélisation du transistor MOS
I.6.1.Modélisation du courant de Drain
a )Tension de seuil
b ) Régime linéaire
c ) Régime de saturation
d ) Transductance et conductance de drain en régime de saturation
I.7.Transistor réel 
I.8.Le modèle petit signal
I.8.1. Approches quasi-statique et non quasi-statique
I.8.2. Schéma électrique équivalent du transistor MOSFET
a). Éléments intrinsèques
b). Éléments extrinsèques
I.8.3 . .Capacités de plot, résistances et inductances d’accès
I. 9. La réalisation d’un circuit intégré à technologie CMOS
I.10. Les limites actuelles à la miniaturisation du transistor MOS bulk 
I.10. 1 Contraintes pour les générations futures
a). Problèmes liés aux faibles épaisseurs d’oxyde
b). Les effets canaux courts
b.1).Le partage de charge de déplétion (CS)
b.2).L’abaissement de la barrière de potentiel induit par le drain (DIBL)
c) La déplétion de grille
d). Problèmes liés au dopage
I.11. Le Bruit dans les transistors MOSFET
I.11.1. Le bruit en 1/f ou bruit basse fréquence
I.11.1.1. Fluctuations du nombre de porteurs de charge
I.11.1.2. Fluctuation de la mobilité
I.11.2. Le bruit thermique
I .12. Conclusion
CHAPITRE II : LE MOSFET DOUBLE-GRILLE LES EFFETS PHYSIQUES, LES PROPRIETES ELECTRIQUES
II.1.Introduction 
II.2 Etat de l’art
II.3. La technologie SOI
II.3.1 La technologie SOI à grille unique
II.3.2. Avantages de la technologie SOI par rapport au MOSFET bulk
II.3.2. 1. Diminution des effets parasites
II.3.2. 2.Amélioration du contrôle de la grille sur la charge de déplétion
II.3.2. 3.Amélioration de la pente sous le seuil
II.3.3. Inconvénient majeur de la technologie SOI
II.4. Les transistors à grilles multiples
a) Le transistor MOSFET double-grille DGFET
b) Le triple-grille
c) Le triple+-grille
d) Le quadruple-grille
II.4.1. Avantages des transistors à grilles multiples
II.4.2. Inconvenant des transistors à grilles multiples
II.5. La technologie MOSFET double-grille 
a) Le transistor double-grille planaire
b) Le transistor double-grille quasi-planaire
c) Le transistor double-grille vertical
II.5.1. Le transistor MOS double-grille planaire
II.5.2. Le transistor MOS double-grille quasi-planaire : le FinFET
II.5.3.Le transistor MOS double-grille vertical
II.6. Transistor double-grille planaire
II.6.1 Introduction
II.6.2 Transistor double grille planaire
II.6.2.1 Procédé de fabrication
II.7. Modes de fonctionnement du transistor MOS double-grille planaire 
II.8. Propriétés électriques du MOSFET double grille
II.8.1. Définition de la tension de seuil
II.8.2. État bloqué
II.8.3. État passant
II.8.4. Contrôle des effets canaux courts
II.9. Modélisation analytique compacte du MOSFET double grille à canal long 
II.10. Caractéristiques du modèle idéal de transistor MOS double-grille2
II.11. Différents modèles compacts du MOSFET double-grille
II.11.1 Modèles en tension de seuil du MOSFET double-grille
II.11.1.1 Modèle de M. Reyboz/T. Poiroux
II.11.2 Modèles en potentiel de surface du MOSFET double-grille
II.11.2.1 Modèle de. A. Ortiz-Conde
II.11.2.2 Modèle de. Y. Taur
II.11.3 Modèles en charge du MOSFET double-grille
II.11.3.1 Modèle de J. He
II.11.3.2 Modèle de B. Iñíguez
II.11.4 Bilan et intérêt d’un nouveau modèle
II.12. Conclusion
CHAPITRE III: SIMULATION NUMERIQUE DU DG N-MOSFET
III.1. L’outil de simulation – Silvaco
III.2.Présentation du paquet des programmes SILVACO
III.2.1. Les outils de simulation ATLAS (de la société SILVACO)
III.2.2. Présentation d’Atlas
III.2.3.Logique de programmation
III.3. Modélisation 2D du transistor DG-nMOSFET
III.3.1.Simulation numérique du DG n-MOSFET et interprétations
III.4. Etude des effets de la variation des paramètres de la structure sur ses caractéristiques électriques
III.4.1. Etude de l’effet de la Variation de l’épaisseur de l’oxyde sur IDS
III.4.2. Etude de l’effet de la Variation de la longueur de la grille sur le courant IDS
III.4.3. Etude de l’effet de la Variation de la largeur du canal tsi sur le courant IDS
III.4.4. Etude de l’effet de la Variation de la concentration NA sur le courant IDS
III.4.5. Etude de l’effet de la Variation de la concentration ND sur le courant IDS
III.4.6. Mise en évidence des courants de fuite Ion et Ioff de la structure
III.4.7. Mise en évidence des courants de fuite IDIBL de la structure
III.4.8. Simulation de la structure optimisée
III.4.9. Comparaison des performances du DFFET et du MOSFET simple grille
III. 5. Analyse du bruit de la structure
III.6. Conclusion
CONCLUSION GENERALE
BIBLIOGHRAPHIE
ANNEXE 1
ANNEXE 2
RESUME

Télécharger le rapport complet