PRESENTATION ET OPTIMISATION DE LA FILIERE TECHNOLOGIQUE FLEXIBLE

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Filières CMOS

Ces avancées technologiques ont également permis aux technologies CMOS, qui combinent à la fois des transistors NMOS et PMOS, d’évoluer fortement au point d’en faire la technologie la plus utilisée dans les circuits intégrés.
Les premières technologies CMOS ont été introduites par WANLASS et SAH [6] en 1963. Les trois principales structures de la technologie CMOS sont représentées sur la Figure 5.
Les premiers circuits CMOS ont été développés afin d’être compatible avec les processus technologiques mis en place pour les transistors PMOS et les filières NMOS. Par conséquent le transistor canal N était formé dans un caisson P (p-tub) dans un substrat de type N (Figure 5a). Une autre approche est de réaliser le transistor canal P dans un caisson N (n-tub) [7] (Figure 5b). La Figure 5c, montre une approche qui utilise deux cais sons N et P séparés et implantés dans un substrat épitaxié peu dopé. Cette méthode est appelée « twin-tub »
[8] est peut-être utilisée sur des substrats peu dopés N [8, 9] ou P [10]. Le procédé de fabrication correspondant est présenté en Annexe 1.
Il est à noter que la topologie de base des portes CMOS fait apparaître 4 couches NPNP traduisant l’existence d’un thyristor parasite. L’immunité au déclenchement de ce thyristor a été traité par des solutions de conception liées à la topologie des masques et au procédé de fabrication.
Sur ces bases, les filières CMOS ont ensuite évolué afin d’augmenter la densité d’intégration tout en minimisant le risque de déclenchement (latch-up) du thyristor parasite.
Nous avons représenté sur la Figure 6 plusieurs procédés technologiques CMOS pour différentes longueurs de grilles [11].
Jusqu’à une longueur de grille minimale de 0,8m, le procédé CMOS peut être réalisé comme illustré sur la Figure 6a. Un seul dopage de grille (de type N+), un caisson N pour le PMOS et des sources et drains sans extensions LDD conviennent pour cette longueur de grille. Pour supprimer le latch-up, des substrats P+, avec des épitaxies P, sont utilisés. Pour l’isolation des caissons, le procédé LOCOS est suffisant pour parvenir à la densité d’intégration requise. Le nombre total de masques n’est que de 5. Pour des longueurs de grille de 0,8m et plus faibles, il est préférable d’utiliser un caisson P pour le transistor NMOS, afin de maintenir le contrôle de la tension de seuil de ces dispositifs (Figure 6b) [12]. A partir de 0,5m, il est préférable de doper le polysilicium de grille de type N pour les transistors NMOS et de type P pour les transistors PMOS afin de garantir la symétrie des tensions de seuil (Figure 6b) . Les dopages de chaque grille s’effectue nt en même temps que la réalisation des sources et drains de chaque type. En dessous de 0,35m, la réalisation de jonctions LDD est indispensable pour assurer un effet de canal court acceptable [12, 13], un bon contrôle des longueurs de grille et une fiabilité des composants adéquate (Figure 6c) [14]. De plus pour des raisons de densités d’intégration, le LOCOS est remplacé par des tranchées d’isolation STI (Figure 6c) [15, 16]. Pour ce processus technologique le nombre de masques est passé à 9. La dernière structure (Figure 6d) montre un procédé CMOS intégrable dans un procédé BiCMOS. Ici, le substrat P+/P- est remplacé par des couches enterrées N+ et P+ dans le but de fournir un collecteur pour le transistor NPN tout en maintenant la suppression du latch-up.
Afin d’augmenter la densité d’intégration, les technologies actuelles utilisent plusieurs niveaux d’interconnexions métalliques. Par exemple, la technologie CMOS 0,35m, illustrée sur la Figure 7, utilise cinq niveaux de métallisation ce qui augmente d’autant le nombre de niveaux de masques. Nous pouvons noter que pour la même fonctionnalité basée sur un transistor MOS canal N et un transistor MOS canal P, l’augmentation de la densité d’intégration a conduit à utiliser des procédés technologiques de plus en plus sophistiqués et à augmenter considérablement le nombre de niveaux de masques. Ainsi l’amélioration des performances de ces filières technologiques est clairement liée à un effort de développement technologique.

Filière bipolaire

Les filières bipolaires ont permis la réalisation de portes logiques de type ECL ou TTL. Le composant de base des filières bipolaires est le transistor NPN (Figure 8). Les technologies bipolaires permettent en outre de réaliser d’autres composants actifs tels que des transistors PNP latéraux et verticaux (Figures 9a et 9b) ou des JFET (Figure 9c) et des composants passifs comme des diodes, Zener et Schottky (Figure 9d), des résistances (Figure 9e) et des condensateurs.
Un des points clé des technologies bipolaires concerne l’isolation entre les différents transistors. Les techniques utilisées sont fondamentales dans la réussite de l’intégration et conditionnent la densité, la consommation (courants de fuite) et les performances dynamiques (capacités parasites) des fonctions réalisées. Les différents types d’isolations sont l’isolation par jonction diélectrique (très peu utilisée) et mixte c’est-à-dire par diélectrique et par jonction. Les premières technologies bipolaires s’appuyaient sur des technologies simples où émetteur, base et collecteur étaient réalisés en surface par des implantations ioniques. La Figure 10 montre la réalisation d’un transistor NPN vertical avec isolation mixte.
Le substrat de départ est de type P peu dopé. Après l’implantation de la couche enterrée N+ une épitaxie N est réalisée (Figure 10a). Ensuit e on fait croître une couche d’oxyde (SiO 2) et l’on dépose du nitrure (Si3N4). La couche de nitrure empêche l’oxydation du silicium en dessous et l’oxyde protège des défauts induits par les étapes d’oxydation à haute température. De la résine est déposée est gravée suivant le masque représenté sur la Figure 10b. La résine sert de masque lors de la gravure de l’oxyde et du nitrure jusqu’à environ la moitié de l’épitaxie. L’implantation ionique de bore réalise le stop-channel (Figure 10c). Le stop-channel permet de surdoper le substrat P sous l’oxyde d’isolation et empêche l’inversion du substrat peu dopé qui pourrait ainsi court-circuiter les couches enterrées. La résine est enlevée et les plaquettes sont oxydées ce qui fait que la couche épitaxiale est convertie en SiO2 à part celle se trouvant sous le nitrure (Figure 10d). Ces étapes comportant de longs cycles thermiques sont faites avant la fabrication de la partie active des transistors pour pouvoir conserver des jonctions peu profondes. Après l’attaque du nitrure, la base est réalisée en implantant du bore (Figure 10d). Les trous de contacts de base, d’émetteur et de collecteur sont réalisés à l’aide du même masque (Figure 10e). Ensuite, un masque de résine protège la région de base afin d’implanter les émetteurs et collecteurs avec de l’arsenic à basse énergie (Figure 10f). Enfin, une couche de nitrure est déposée puis gravée avant de déposer le métal qui est ensuite gravé (Figure 11).
La réduction des dimensions des filières bipolaires s’est opérée notamment grâce à la réalisation des collecteurs enterrés et au développement des émetteurs en polysilicium (Figure 12) [11, 20].

Filière BiCMOS

La technologie BiCMOS intègre à la fois les filières CMOS et bipolaire. Il est à noter que la première association MOS bipolaire a été réalisée en 1969 [21]. L’intérêt du BiCMOS réside dans le fait qu’il combine les ava ntages du CMOS (haute intégration et faible consommation) et du bipolaire (transconductance et vitesse de commutation élevées) moyennant cependant une complexité technologique accrue. Selon le composant que l’on voudra favoriser, la technologie de départ peut-être soit CMOS à laquelle on ajoute des dispositifs bipolaires soit des transistors bipolaires complémentaires (NPN et PNP rapides) complétés par des portes CMOS. La première approche est plutôt celle des applications numériques, la seconde, celle des applications analogiques et mixtes.
La base du développement du BiCMOS consiste à combiner à la fois les effets MOS en surface et bipolaire en volume sans sacrifier aucune des performances de chacun.
La Figure 13 représente un exemple de fabrication d’une technologie BiCMOS comprenant un CMOS réalisé en caisson avec grilles dopées N et P, et un bipolaire à émetteur simple autoaligné. Le substrat de départ est de type P. Tout d’abord on réalise les couches enterrées N+ et P+ par implantation ionique d’arsenic et de bore puis en faisant croître une couche épitaxiale non dopée. Ensuite, on réalise un oxyde de champ, délimité à l’aide d’une photolithographie, et un contact traversant jusqu’au collecteur enterré. Deux masques supplémentaires permettent la réalisation des caissons N et P du CMOS et du collecteur N du bipolaire.
On fait croître l’oxyde de grille qui est enlevé de la partie bipolaire avant de déposer une fine couche de polysilicium matérialisant l’électrode de grille des MOS et l’émetteur du transistor bipolaire. Habituellement, cette fine couche déposée sur l’oxyde de grille permet de protéger l’interface oxyde/polysilicium [22]. La structure à ce stade de fabrication est représentée sur la Figure 13a. Ensuite, une implantation peu profonde de bore permet de réaliser la base intrinsèque du NPN. Une couche de polysilicium épais est déposée pour compléter les grilles des CMOS et l’émetteur du NPN. Deux masques sont utilisés pour doper le polysilicium des grilles N+ et P+ des CMOS et de l’émetteur N+. Le polysilicium est ensuite gravé suivant les motifs voulus. Les espaceurs diélectriques sont formés le long des grilles du CMOS et des émetteurs du NPN. Le dispositif à ce stade est représenté sur la Figure 13b. Deux masques sont utilisés pour implanter de l’arsenic, ou de l’antimoine, et du bore pour former les sources et drains des transistors CMOS, et les contacts de base extrinsèque du bipolaire (Figure 13c). Un film diélectrique est déposé et les contacts sont ouverts. Les connections métalliques sont formés, en déposant du tungstène, et en appliquant un procédé de planarisation méchanico-chimique. Enfin, le métal est déposé et les lignes sont formées à l’aide d’un autre masque. La structure complète de ce BiCMOS est illustrée sur la Figure 13d. Le nombre total de masques est de 16 et augmente de 2 pour chaque niveau de métal supplémentaire.

Evolution des technologies de composants de puissance

La technologie double diffusée pour les transistors MOS de puissance

Dans le domaine des dispositifs de puissance, l’introduction de la technologie dite « double diffusée », permettant la réalisation des structures MOS de puissance verticales VDMOS et latérales LDMOS, a constitué l’étape décisive dans l’évolution enregistrée ces dernières années. Il est à noter, que ce processus de fabrication découle directement du principe d’autoalignement par rapport à une grille en silicium polycristallin développé pour les technologies MOS des circuits intégrés.
Le transistor VDMOS de puissance, présenté sur la Figure 19, a une structure verticale. Le courant y circule verticalement. Le drain est localisé sur la face arrière de la plaquette, la grille et la source sont, quant à eux, sur la face supérieure. Le principe de réalisation de ce transistor est basé sur l’utilisation du processus de double diffusion de type P et N pour réaliser, à partir d’une plaquette de silicium épitaxiée N- sur un substrat N+, les zones de substrat de source, et de canal. Le processus technologique, représenté sur la Figure 20, débute par la réalisation d’une zone P+ jouant le rôle de substrat, puis d’un oxyde mince, suivi d’un dépôt d’une couche de polysilicium qui constitue la grille. Après gravure de cette grille, une zone P de canal autoalignée est définie par implantation ionique. Après une étape de masquage, les zones N+ de source sont diffusées en utilisant aussi la grille comme bord de masquage. Pour terminer, la structure est métallisée, les zones de contact sont gravées, et l’ensemble est passivé.

Apport des technologies des circuits intégrés au développement des composants de puissance

Nous pouvons remarquer que ces nouveaux composants de puissance utilisent de nombreuses étapes technologiques des circuits intégrés.

En effet, ils bénéficient d’une part de l’avance technologique au niveau de la grille en polysilicium, mais également des travaux au niveau des filières CMOS. Le principe même de la technique de double diffusion est entièrement basé sur la technique de l’autoalignement par rapport à une grille en Si-poly. La topologie verticale et les principales étapes technologiques qui en découlent sont semblables à celles des structures CMOS étant donné que l’on retrouve des régions N+ réalisées dans des caissons P, ainsi que des régions de courts-circuits P+. Les évolutions plus récentes, avec l’introduction de grilles enterrées, qui ont permis notamment la réduction de la résistance à l’état passant des VDMOS et l’augmentation de la densité de courant des IGBT, sont également issus des travaux engagés par le passé en technologies des circuits intégrés. En effet, les premières tranchées dans le silicium ont été développées pour résoudre les problèmes d’isolation dans les circuits intégrés haute densité.

Evolution des fonctions de puissance intégrées

La stratégie d’intégration des fonctions de puissance intégrées peut se traiter de deux façons. Soit, en privilégiant la fonctionnalité au dépend des éléments de puissance, soit en favorisant l’optimisation de la partie puissance. Les dispositifs « Smart-power » et HVIC (High Voltage Integrated Circuit) correspondent davantage à la première approche et sont réalisés à partir de filière technologique de type circuits intégrés (CMOS ou BiCMOS). Les dispositifs basés sur le mode d’intégration fonctionnelle procèdent de la deuxième approche, et sont basés sur des technologies de composants de puissance.

Circuits intégrés de puissance

Les progrès technologiques dans le domaine de la microélectronique ont permis d’intégrer sur une même puce, les composants de puissance et les circuits logiques et analogiques permettant d’assurer les fonctions de commande, de diagnostic et de protection. Ainsi, les premiers circuits intégrés de puissance pour des applications faibles tensions sont apparus dès 1985, quinze ans après les débuts de l’intégration des composants de signal.

Ces circuits intégrés de puissance se sont développés sous deux appellations, les circuits « Smart-Power » et les circuits HVIC (High Voltage Integrated Circuit) [35]. La différence entre les deux familles est essentiellement liée à l’élément de puissance et aux gammes de courant et de tension traitées :

• en « Smart-Power », le composant de puissance, généralement seul, est vertical (VDMOS) ;

• pour les HVICs, les composants de puissance sont latéraux et très souvent de type MOS (LDMOS).

Les HVICs sont des circuits multi-sorties pouvant supporter des tensions jusqu’à quelques centaines de volts mais qui présentent des densités de courant très faibles inhérentes aux composants latéraux utilisés. Au contraire, les composants « Smart-Power », plus performants en terme de densités de courant, peuvent transiter des courants de plusieurs ampères.

L’étude des techniques d’isolation entre la partie basse tension et le/ou les éléments de puissance a constitué l’un des chantiers les plus importants de cette famille de composants. L’auto- isolation, l’isolation par jonction, et l’isolation par diélectrique sont les principales solutions utilisées aujourd’hui (Figure 24). Toutefois l’isolation par diélectrique reste encore coûteuse et, malgré son efficacité, reste encore réservée aux applications nécessitant une très bonne isolation.

Les premières générations de dispositifs intégrés de puissance « Smart-Power » furent réalisées avec une technologie ne permettant pas d’atteindre des densités d’intégration très grandes. Les nouvelles générations de composants « Smart-Power » (Figure 25), SmartMos 5 (Motorola), BCD5 (ST Microelectronics) et SIPMOS (Siemens), sont conçues à partir de technologies VLSI qui doivent être en mesure de permettre la conception de composants de puissance capables de supporter des tenues en tension de l’ordre de 100 V en utilisant des techniques d’isolation développées ces dernières années (isolation par jonction, isolation par diélectrique).

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Table des matières

INTRODUCTION GENERALE
I. EVOLUTION DES FILIERES TECHNOLOGIQUES DES CIRCUITS INTEGRES ET DES DISPOSITIFS DE PUISSANCE
I.1. EVOLUTION DES STRUCTURES ET DES FILIERES TECHNOLOGIQUES DES CIRCUITS INTEGRES
I.1.1. Filières NMOS
I.1.2. Filières CMOS
I.1.3. Filière bipolaire
I.1.4. Filière BiCMOS
I.1.5. Grandes tendances de l’évolution des circuits intégrés
I.2. EVOLUTION DES TECHNOLOGIES DE COMPOSANTS DE PUISSANCE
I.2.1. La technologie double diffusée pour les transistors MOS de puissance
I.2.2. Le développement des IGBT
I.2.3. Apport des technologies des circuits intégrés au développement des composants de puissance
I.3. EVOLUTION DES FONCTIONS DE PUISSANCE INTEGREES
I.3.1. Circuits intégrés de puissance
I.3.2. Intégration fonctionnelle
I.3.2.1. Les associations bipolaires-bipolaires pour des dispositifs plus complexes que le thyristor ou le triac
I.3.2.2. Evolution vers les associations MOS-bipolaires
I.3.2.3. Exemple d’intégration de fonctions spécifiques
I.3.3. Prolongement de l’intégration fonctionnelle
I.3.4. Apport des technologies des circuits intégrés au développement des fonctions de puissance intégrées
I.4. CONTRAINTES DE LA FILIERE TECHNOLOGIQUE ADAPTEE A L’INTEGRATION FONCTIONNELLE
II. PRESENTATION ET OPTIMISATION DE LA FILIERE TECHNOLOGIQUE FLEXIBLE
II.1. OBJECTIFS DE LA FILIERE
II.2. OPTIMISATION DES ETAPES DE BASE (FILIERE IGBT AUTOALIGNE)
II.2.1. Enchaînement des étapes de base
II.2.2. Description et optimisation des étapes de base
II.2.2.1. Terminaison de jonction
II.2.2.2. Anode P+ face arrière
II.2.2.3. Grille en polysilicium
II.2.2.3.1. Oxyde de grille
II.2.2.3.2. Dopage du polysilicium
II.2.2.4. Réalisation des caissons P
II.2.2.5. Réalisation des caissons P+
II.2.2.6. Réalisation des régions N+
II.3. « STRUCTURE » DE LA FILIERE COMPLETE
II.4. OPTIMISATION DES ETAPES D’IMPLANTATION IONIQUE A TRAVERS LES REGIONS DE GRILLE POUR MATERIALISER LES CANAUX PREFORMES
II.4.1. Simulations bidimensionnelles
II.4.1.1. Transistors PMOS à canaux préformés
II.4.1.2. Transistors NMOS à canaux préformés
II.5. VALIDATION EXPERIMENTALE
II.5.1. Conception des dispositifs MOS
II.5.2. Description du processus technologique
II.5.2.1. Oxydation de masquage
II.5.2.2. Court-circuit P+
II.5.2.3. Oxydation de grille
II.5.2.4. Dépôt de polysilicium
II.5.2.5. Dopage du polysilicium
II.5.2.6. Réalisation des caissons P des NMOS et des régions de sources et drains des PMOS
II.5.2.7. Redistribution du P et du P+
II.5.2.8. Réalisation des régions N+ en dehors des régions P déjà ouvertes
II.5.2.9. Réalisation des cathodes N+
II.5.2.10. Redistribution du N+
II.5.2.11. Réalisation des canaux préformés N
II.5.2.12. Réalisation des canaux préformés P
II.5.2.13. Redistribution des canaux préformés
II.5.2.14. Dépôt de nitrure
II.5.2.15. Ouverture des contacts et métallisation
II.5.3. Résultats expérimentaux
II.5.3.1. Caractérisation physique
II.5.3.1.1. Transistors MOS à enrichissement
II.5.3.1.2. Transistors MOS à canaux préformés
II.5.3.2. Caractérisation électrique
II.5.3.2.1. Transistors MOS à enrichissement
II.5.3.2.2. Transistors MOS à canaux préformés
II.6. OPTIMISATION DES ETAPES SPECIFIQUES
II.6.1. Cathode N+ face arrière et diode antiparallèle
II.6.2. Anode semi-transparente
II.6.3. Caissons traversant pour périphérie
II.6.3.1. Réalisation des tranchées profondes
II.6.3.2. Remplissage des tranchées de polysilicium fortement dopé bore
II.6.3.3. Diffusion du bore contenu dans le polysilicium
III. VALIDATION DE LA FILIERE TECHNOLOGIQUE
III.1.RECAPITULATION DES ETAPES TECHNOLOGIQUES DU PROCESSUS DE FABRICATION
III.2.CHOIX, CONCEPTION ET VALIDATION EXPERIMENTALE DES VEHICULES DE TESTS.
III.2.1. Transistors MOS
III.2.1.1. Conception
III.2.1.2. Validation expérimentale
III.2.1.2.1. Transistor MOS à enrichissement
III.2.1.2.2. Transistors MOS à canaux préformés
III.2.2. Cellules tests
III.2.2.1. Conception des structures
III.2.2.2. Validation expérimentale
III.2.2.2.1. Diodes Zener
III.2.2.2.2. Transistors bipolaires
III.2.3. IGBT
III.2.3.1. Conception
III.2.3.2. Validation expérimentale
III.2.3.3. Caractéristique dynamique
III.2.4. IGBT à canal préformé
III.2.4.1. Conception
III.2.4.2. Validation expérimentale
III.2.5. EST (Emitter Switched Thyristor)
III.2.5.1. Conception
III.2.5.2. Validation expérimentale
III.2.6. Thyristor-MOS autoamorçable et blocable
III.2.6.1. Conception
III.2.6.2. Validation expérimentale
III.2.7. Capteurs de tension d’anode
III.2.7.1. Conception de la structure
III.2.7.2. Validation expérimentale
III.2.8. Thyristor dual et fonction micro-disjoncteur
III.2.8.1. Thyristor dual
III.2.8.2. Rappel du principe de fonctionnement
III.2.8.3. Dispositif thyristor dual avec suppression du courant de fuite
III.2.8.3.1. Rappel du principe de fonctionnement
III.2.8.3.2. Conception du dispositif avec blocage de la fuite
III.2.8.3.3. Validation expérimentale
III.2.8.4. Micro-disjoncteur
III.2.8.4.1. Rappel du principe de fonctionnement
III.2.8.4.2. Conception du micro-disjoncteur à IGBT
III.2.8.4.3. Validation expérimentale
III.3.TERMINAISON DE JONCTION SYMETRIQUE EN TENSION
CONCLUSION GENERALE
ANNEXE 1