Soutenance mémoire
La présente thèse de doctorat s’inscrit dans le cadre d’une collaboration (contrat CIFRE) entre le CEA LETI et SAFRAN Tech réalisée dans le cadre d’un laboratoire commun du nom de Ceasar Lab. La naissance et les démarches à la base de cette thèse sont issues d’une réflexion et de pré-études portées par Safran. Cette thèse traite du problème de l’intégration des assemblages de composants en 3D afin de diminuer leur encombrement et leur coût pour de nouveaux usages, ainsi que de la fiabilité de certains de ces assemblages qui sont dits « flip-chip ».
Pour l’industrie aéronautique, l’utilisation de ces nouvelles techniques d’assemblage doit permettre de densifier la surface de routage et, donc, de contribuer à la miniaturisation de l’électronique utilisée dans les équipements embarqués. Les applications peuvent être diverses. Par exemple, une fonction électronique (ensemble de composants) faisant 10 cm², qui peut être répétée 10 fois sur la carte d’un calculateur, pourrait être remplacée par un assemblage 3D ne faisant que 1 ou 2 cm². Un autre exemple, la taille des capteurs est de plus en plus petite et peut se mettre au plus proche du point de mesure. Toutefois, comme pour des capteurs moteurs, les cartes de traitement du signal étant grandes et planes, elles ne sont pas adaptéés pour être placées au plus proche du capteur, c’est pourquoi elles sont déportées loin de ce dernier. La miniaturisation permet à Safran, soit de simplement fabriquer des électroniques plus compactes, soit de venir équiper de composants intelligents des zones d’un système non utilisées à ce jour.
Par ailleurs, ces différentes électroniques côtoient un environnement très contraignant. Par exemple, dans l’aéronautique, selon les cycles de vols, les variations de températures peuvent aller de valeurs négatives de l’ordre de -55°C à des valeurs supérieures à 125°C. Cela représente de grandes amplitudes de températures qui, avec des matériaux ayant des comportements thermo-mécaniques différents, amènent des problématiques de fiabilité.
A l’heure actuelle, l’électronique utilisée est de type conventionnel avec l’implantation de composants en surface connectés par câblage filaire et utilisant principalement un routage sur les deux faces de circuits imprimés. Cette technologie, maîtrisée maintenant depuis longtemps, a fait partie de nombreux développements et campagnes de caractérisation, dans un premier temps avec l’assemblage en brasure de type Sn63Pb37 puis, avec les différentes évolutions de réglementation, le passage à des assemblages de type SAC (S pour étain, A pour Argent et C pour cuivre, brasures sans plomb). Le constat est que pour les environnements de cette étude, la brasure sans plomb est très souvent à remettre en question par rapport à la brasure historique contenant du plomb, d’un point de vue de la durée de vie de l’assemblage.
Une des solutions pour améliorer la densité de l’électronique, tout en augmentant la fiabilité, serait de s’affranchir du package du composant, par exemple grâce au report direct des puces sur un substrat, et plus particulièrement grâce à la technique de « flip-chip » qui présente la face active de la puce vers le substrat. Pour aller plus loin, le placement de composants intégrés dans le substrat ou l’assemblage d’une puce sur l’autre seraient également des solutions permettant d’arriver à une densification de l’électronique.
Etat de l’art des assemblages électroniques
Contexte technologique
Historique des architectures en microélectronique
Le transistor, inventé en 1947, est à l’origine de l’industrie microélectronique. Au cours du XXème siècle, de nombreuses avancées techniques ont permis une élaboration toujours plus performante des procédés de fabrication, des technologies et des applications. Au cours du temps, la compréhension des semi conducteurs a été approfondie et, avec le progrès technologique, un des premiers facteurs importants a été la réduction de la taille des fonctions élémentaires. Ainsi, les transistors n’ont cessé de diminuer en taille, ce qui a permis d’augmenter leur densité et, donc, de faire des processeurs plus performants tout en maintenant la taille des composants, voire en la réduisant également. En 1965, Gordon Moore prédit que, tous les deux ans, le nombre de transistors présents dans les processeurs doublerait. Cette extrapolation a été appelée la loi de Moore, et est gardée en objectif dans les feuilles de route de recherche et développement dans la microélectronique. On peut observer que la loi de Moore tracée sur le graphique est bien en correspondance avec ce qui s’est produit en réalité sur la période de 1971 à 2011.
Cette course à la miniaturisation des transistors est un enjeu capital pour toutes les entreprises et représente un des paramètres clefs vers l’accroissement de la puissance de calcul. Ainsi, depuis la naissance de cette industrie, les industriels essaient de repousser les limites technologiques et d’augmenter la fonctionnalité des puces tout en réduisant leurs tailles. [3]. Toutefois, cette course commence à arriver à épuisement. En effet, depuis quelques années, la vitesse de la course à la miniaturisation diminue du fait que, physiquement, il n’est pas possible de réduire la taille indéfiniment (on atteint déjà la taille de quelques atomes pour les derniers transistors). Arrivé à une certaine taille, de nouvelles problématiques sont présentes pour les transistors qui sont de plus en plus difficiles à résoudre, notamment pour les aspects analogiques.
Evolution des structures
Limitation technologique d’une structure 2D
Depuis toujours, les facteurs importants sont les performances et le coût des différentes cartes ou microprocesseurs. La miniaturisation des systèmes permet une amélioration des performances telles que le temps de commutation et l’augmentation de la bande passante. Les performances des composants électroniques ont été améliorées avec le temps de manière importante mais ceci tend, désormais, à ralentir. Malgré cela, il est toujours demandé d’améliorer l’intégration et les performances. C’est pourquoi il faut considérer la structure dans son ensemble. L’enjeu est donc de raisonner au niveau de la conception globale du système en améliorant à la fois le composant et son packaging. C‘est donc logiquement que le problème se situe autour des interconnexions de composants actifs ou passifs et de l’intégration de l’ensemble des composants présents sur une carte. Cela peut se situer au niveau des interconnexions par câblage filaire, mais également sur des composants passifs montés en surface. De plus, aujourd’hui, il est demandé aux industriels de fournir des cartes électroniques toujours plus performantes, possédant un taux d’intégration plus important et, surtout, embarquant des technologies hétérogènes. Pour répondre à ces problématiques, les composants et assemblages ont évolué. Ci-dessous sont passées en revue les principales catégories de packages. De plus en plus, le choix se fait sur l’utilisation de puces nues non packagées pour plusieurs raisons : le but premier est de gagner en intégration ; mais cela permet également d’avoir un contrôle total sur les interconnexions et sur leurs règles de conception, permettant ainsi un contrôle de la fiabilité.
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Table des matières
1. Introduction
2. Contexte général de la thèse
3. Etat de l’art des assemblages électroniques
Contexte technologique
Historique des architectures en microélectronique
Evolution des structures
Les avantages du passage du 2D à la 2,5D et 3D
Les technologies d’interconnexions compatibles flip chip
Introduction
Entités composant un assemblage électronique
Définition d’un assemblage Flip chip
Les deux familles d’interconnexions
Assemblage par billes d’or « Gold Stud Bump»
Assemblage par piliers de cuivre
Conclusion
Finition des substrats
Introduction
Finition ENIG (nickel / or chimique)
Finition ENEPIG (nickel palladium or)
Finition OSP
Conclusion
Technologies d’assemblage flip chip
Introduction
Assemblage par soudure collective « mass reflow »
Assemblage par thermocompression
Assemblage par thermosonique
Conclusion
Les process d’underfill
Introduction
L’underfill par capillarité ou « Capillary UnderFill (CUF) »
No flow underfill
Reworkable Underfill
Corner Bonding
Molding UnderFill (MUF)
Conclusion
Métallurgie du joint de brasure
Introduction
Diagramme d’équilibre de phases binaires
Diagramme d’équilibre de phases ternaires
Interaction à l’interface cuivre et brasure
Métallurgie du système nickel – étain
Facteurs impactant sur la microstructure
Conclusion
Conclusion sur l’état de l’art
4. Fiabilité : Principe et mise en œuvre
Introduction à la fiabilité
Les lois de fiabilité
Vieillissements accélérés
Procédure et protocole de test mis en place
Cycles thermiques
Procédure des essais thermiques
Maintien en température
Descriptif des moyens de caractérisations
Moyens de contrôle électrique des assemblages flip chip
Moyens de contrôle mécanique
Conclusion
5. Etudes technologiques : conception et fabrication des véhicules de test
Introduction
Définition des véhicules de test
Conception des puces de test
Conception des puces silicium
Constitution des plaques de silicium
Composition et fabrication détaillées des piliers de cuivre
Règles de conception des piliers de cuivre
Définition des différentes configurations de piliers de cuivre
Caractérisations des piliers de cuivre
Observation au microscope électronique à balayage des piliers de cuivre
Mesures de hauteur des piliers de cuivre
Conception et fabrication des substrats organiques
Les faisabilités d’aujourd’hui sur substrat organique
Bilan sur les possibilités offertes par les entreprises pour la production des assemblages de tests
Définition des substrats organiques
Caractérisation des substrats organiques
Valeurs d’entrées du cahier des charges
Caractérisation optique des substrats organiques
Caractérisation par mesure de profils des plages d’accueil du substrat
Conclusion
6. Essais préliminaires sur les étapes de conditionnement jusqu’à assemblage
Introduction
Tests de fixation des puces faisant 50 µm d’épaisseur sur le film adhésif
Tests de découpe des substrats et silicium
Tests de support des substrats
Tests par soudure collective
Principe
Test 1 : assemblage par refusion collective sans pression
Test numéro 2 : assemblages par soudure collective avec pression
Test numéro 3 : assemblage silicium sur substrat en cycles thermiques
Conclusion
7. Conclusion
