Méthodes de synthèse de références hyperfréquences

Méthodes de synthèse de références hyperfréquences

La synthèse par multiplication de fréquence

Principe

La synthèse par multiplication de fréquence consiste à générer, à partir d’une référence de fréquence basse, un multiple de cette fréquence. La méthode la plus répandue pour la multiplication de fréquence est la PLL. La fréquence de référence utilisée dans les PLL est généralement issue d’un oscillateur à haute pureté spectrale, les plus répandus étant les oscillateurs à quartz qui génèrent des fréquences de l’ordre de la dizaine à quelques centaines de mégahertz [1-7]. La PLL,  est constituée d’un détecteur phase/fréquence (ou Phase/Frequency Detector) (PFD), d’un filtre de boucle, d’un oscillateur contrôlé en tension (ou Voltage Controlled Oscillator) (VCO) et d’un diviseur de fréquence [8].

La PLL est un système qui asservit la fréquence de sortie à celle d’entrée, ainsi, le principe qui régit le fonctionnement d’une PLL est de comparer les phases, et éventuellement la fréquence, du signal d’entrée et du signal de sortie dont la fréquence a été divisée par le diviseur de contreréaction. Tant que ces deux signaux ne sont pas en phase, le PFD va, au moyen d’une pompe de charge et d’un filtre de boucle, faire varier la tension de commande du VCO pour modifier la fréquence de sortie de telle sorte que, une fois divisée par le diviseur de contre réaction, elle tende vers la fréquence d’entrée. On parle d’asservissement de phase. La PLL tend alors naturellement vers un état d’équilibre où les deux signaux en entrée du PFD sont en phase, la PLL est alors verrouillée [8, 9]. Pour décrire plus en détail le fonctionnement de la PLL, le comparateur, au moyen d’une pompe de charge [10], injecte ou draine des charges en fonction du déphasage entre les deux signaux à ses entrées. Le filtre de boucle permet de déterminer les caractéristiques de l’asservissement de phase : amortissement, bande passante… Il atténue également les produits d’intermodulation indésirables issus du PFD. Ces produits d’intermodulation sont des composantes fréquentielles parasites apparaissant lors de phénomènes non-linéaires. Le VCO génère un signal dont la fréquence est proportionnelle à la tension continue à l’entrée du VCO et qui, lorsque la PLL est verrouillée, est le signal de sortie dont la fréquence sera le multiple souhaité de la fréquence d’entrée. Enfin, le diviseur de fréquence génère une fréquence de sortie inférieure à sa fréquence d’entrée [11], il peut être entier ou fractionnaire. C’est lui qui fixe le rapport de multiplication de la PLL, puisqu’en divisant la fréquence du signal de sortie par un certain rapport de façon à ce qu’elle soit la même que la fréquence d’entrée, le rapport du diviseur de la chaîne de contre-réaction est égal au facteur de multiplication de la PLL.

La PLL permet donc de multiplier une fréquence de référence par le facteur du diviseur. Il est possible de réaliser une multiplication soit entière soit fractionnaire, en fonction du type de diviseur utilisé dans la boucle de contre-réaction. Un des défauts de la PLL est de présenter une bande passante limitée. Elle présente plusieurs plages de fonctionnement. Tout d’abord la plage de capture, qui comprend les fréquences pour lesquelles la PLL passe d’un état non-verrouillé à verrouillé. Ensuite la plage de maintien, qui correspond aux fréquences pour lesquelles une PLL déjà verrouillée reste verrouillée. Par définition, la plage de maintien englobe la plage de capture. Lorsqu’une PLL sort de sa plage de maintien, un phénomène de décrochage est observé, c’est-à-dire qu’elle se déverrouille, et le VCO retrouve sa fréquence libre. Deux causes peuvent être à l’origine de ce décrochage : soit une saturation du VCO, soit une saturation du PFD. Concernant le VCO, la plage de maintien correspond à la plage de fonctionnement du VCO, donc la plage où il peut fournir une fréquence proportionnelle à sa tension d’entrée. Pour ce qui est du PFD, si les deux fréquences en entrée deviennent trop différentes l’une de l’autre, il ne peut pas drainer ou fournir suffisamment de charges pour que le VCO corrige cette différence, la PLL décroche alors. Maintenant que le principe de fonctionnement de la PLL a été présenté, nous allons introduire une notion importante pour la suite : le bruit de phase dans la PLL.

Ensuite, nous voyons qu’il est aujourd’hui possible de générer des fréquences élevées avec les technologies les plus fines tout en conservant un niveau correct de bruit de phase pour une PLL [13]. Il semble également ressortir de ce tableau que générer des fréquences plus élevées a un impact négatif sur le bruit de phase. En effet, si l’on essaye de relever une tendance, il semble que pour une finesse de gravure identique, plus la fréquence centrale d’une PLL est élevée, plus son FoM est détérioré. Or, une fréquence centrale élevée devrait en théorie correspondre à un FoM moins élevé (donc meilleur), cela veut donc dire que cette augmentation de la fréquence centrale entraîne une dégradation importante d’une autre caractéristique de la PLL, comme le bruit de phase ou la consommation. De plus, on constate d’après ces tableaux que la synthèse fractionnaire dégrade davantage le bruit de phase que la synthèse entière, ce qui s’explique en partie par une complexité accrue des diviseurs fractionnaires, ce qui implique un plus grand nombre de composants utilisés donc plus de contributeurs en bruit. Enfin, pour tenter de généraliser sur l’aspect qui nous intéresse le plus, on peut avancer qu’en ramenant les bruits de phase des différentes PLL entières à une fréquence de 10 GHz (avec la formule 20×logN), ils sont compris entre 105 dBc/Hz@1 MHz et 122 dBc/Hz@1 MHz. Pour les PLL fractionnaires, en transposant mathématiquement leur bruit de phase à une fréquence de 10 GHz, ils vont de 87,5 dBc/Hz@1 MHz à 121 dBc/Hz@1 MHz. Pour le reste, nous estimons qu’il est complexe d’extraire des tendances précises sur une caractéristique précise de ces PLL puisque toutes les caractéristiques sont généralement interdépendantes et que c’est principalement l’application pour une PLL donnée qui détermine laquelle des caractéristiques sera favorisée. Maintenant que les PLL ont été décrites en détail, nous allons présenter la méthode de synthèse alternative au centre de nos recherches, à savoir la synthèse par division de fréquence.

La synthèse par division de fréquence

Principe

Dans notre cas, la référence utilisée est un COEO. Différents diviseurs de fréquences sont réalisés pour opérer une division directe du signal généré par cette référence. L’objectif principal est d’obtenir un bruit de phase résiduel aussi faible que possible pour ces diviseurs, puisque c’est sur cet aspect que l’on souhaite avoir un avantage important comparé à une PLL. Ensuite, la possibilité d’obtenir des rapports fractionnaires et/ou programmables a également été au centre de nos préoccupations. Enfin, les derniers aspects auxquels nous avons porté une attention particulière, une fois les spécifications précédentes satisfaites, sont la consommation de puissance et l’encombrement du circuit.

Oscillateurs opto-électroniques couplés

Présenté pour la première fois en 2000 [28], le COEO est un système oscillant permettant la génération de signaux de fréquences de la dizaine à quelques dizaines de gigahertz à haute pureté spectrale. Son principe repose sur le couplage d’une oscillation opto-électronique et d’une oscillation optique. Il est important de ne pas confondre le COEO avec l’oscillateur opto-électronique (ou OptoElectronic Oscillator) (OEO) [29-31].

Ainsi, contrairement à l’OEO où le signal optique est issu d’un laser totalement décorrélé de l’onde hyperfréquence, le COEO génère lui-même un signal optique pulsé, avec une fréquence de répétition des impulsions égale à la fréquence de la boucle micro-onde. La génération optique est obtenue grâce à un amplificateur optique. Cet amplificateur peut être un Semiconductor Optical Amplifier (SOA) ou un Erbium-Doped Fiber Amplifier (EDFA).

Ensuite, la partie opto-électronique (cadres « CHEMIN OPTIQUE » et « CHEMIN ELEC. » ) possède elle-même son propre ISL. Il existe alors plusieurs fréquences pour lesquelles l’oscillation optique et l’oscillation opto-électronique sont accordées. Une de ces fréquences est sélectionnée à l’aide du filtre de la partie électronique. Ce filtrage, à travers la contre-réaction, fixe l’harmonique choisi sur lequel le laser oscille et par conséquent la fréquence du signal électrique en sortie du COEO. Il génère alors un signal micro-onde de fréquence fixe à haute pureté spectrale en sortie de la partie électronique. C’est ce signal qui sert de référence pour les différents diviseurs que nous allons maintenant présenter.

Table des matières

Introduction générale
1 Méthodes de synthèse de références hyperfréquences
Introduction
1.I La synthèse par multiplication de fréquence
1.I.1 Principe
1.I.2 Bruit de phase dans la PLL
1.I.3 État de l’art de la PLL
1.II La synthèse par division de fréquence
1.II.1 Principe
1.II.2 Oscillateurs opto-électroniques couplés
1.II.3 Diviseurs de fréquence numériques
1.II.3.a Principe
1.II.3.b Diviseurs synchrones
1.II.3.c Diviseurs asynchrones
1.II.3.d Diviseurs entiers fixes
1.II.3.e Diviseurs entiers programmables
1.II.3.f Diviseurs dans la PLL
1.II.3.g État de l’art diviseurs numériques
1.II.4 Diviseurs analogiques
1.II.4.a Principe
1.II.4.b Diviseurs entiers à verrouillage par injection
1.II.4.c Diviseurs entiers et fractionnaires régénératifs
1.II.4.d État de l’art des diviseurs analogiques ILFD et régénératifs
Conclusion
2 Synthèse par division entière
Introduction
2.I Diviseurs numériques
2.I.1 Diviseur par 2 ECL numérique VCCS
2.I.1.a Présentation
2.I.1.b Conception et résultats de simulations
2.I.2 Diviseur par 2 ECL numérique VCVS
2.I.2.a Présentation
2.I.2.b Conception et résultats de simulations
2.I.2.c Dessin des masques du diviseur
2.I.2.d Protocole et résultat de mesures
2.I.3 Diviseur par 3 ECL numérique
2.I.3.a Présentation
2.I.3.b Conception et résultats de simulations
2.I.3.c Dessin des masques du diviseur
2.I.3.d Protocole et résultat de mesures
2.I.4 Diviseur par 10 CMOS numérique
2.I.4.a Présentation
2.I.4.b Conception et résultats de simulations
2.I.4.c Protocole et résultat de mesures
2.I.5 Diviseur numérique ECL programmable sur 4 bits basé sur un décompteur asynchrone
2.I.5.a Présentation
2.I.5.b Conception et résultats de simulations
2.I.6 Diviseur numérique ECL programmable sur 4 bits basé sur un décompteur synchrone
2.I.6.a Présentation
2.I.6.b Conception et résultats de simulations
2.I.7 Circuit test de la technique de resynchronisation
2.I.7.a Présentation
2.I.7.b Conception et résultats de simulations
2.I.7.c Dessin des masques du diviseur
2.I.7.d Protocole et résultat de mesures
2.II Diviseurs analogiques
2.II.1 Diviseur par 3 à verrouillage par injection
2.II.1.a Présentation
2.II.1.b Conception et résultats de simulations
2.II.2 Diviseur par 3 avec second harmonique régénératif
2.II.2.a Présentation
2.II.2.b Conception et résultats de simulations
2.II.2.c Dessin des masques du diviseur
2.II.2.d Protocole et résultat de mesures
Conclusion
3 Synthèse par division fractionnaire régénérative
3.I Introduction
3.II Présentation et démarche
3.II.1 Approche avec un XOR en entrée
3.II.2 Spectre du diviseur fractionnaire
3.II.3 Approche avec un mélangeur en entrée
3.III Diviseurs régénératifs fractionnaires par 1,25, 2,5 et 4,5
3.III.1 Présentation
3.III.2 Conception et résultat de simulation
3.III.3 Dessin des masques du circuit
3.III.4 Protocole et résultats de mesures
3.IV Diviseur régénératif fractionnaire programmable
3.IV.1 Présentation
3.IV.2 Conception et résultat de simulation
3.IV.3 Dessin des masques du circuit
3.IV.4 Protocole et résultats de mesures
Conclusion
Conclusion générale
Perspectives
Annexes

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