Matériaux semi-conducteurs pour composants de puissance

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Matériaux semi-conducteurs pour composants de puissance

L’élément actif d’un composant ou module de puissance est la puce à semi-conducteur. Actuellement, le matériau utilisé pour la fabrication de puces est le silicium même si apparaissent des composants à base de matériaux grand gap tels le SiC ou le GaN.
On constate également une forte volonté d’augmenter la température maximale admissible par les puces. Cette tendance forte est motivée par le développement de certaines applications plaçant les composants de puissance dans un environnement « haute température ». On peut penser aux applications automobiles hybrides avec une température ambiante pouvant atteindre 90 à 120°C ou
plus critiques, les applications aéronautiques (200°C au voisinage du réacteur) et pétrolières. La montée en température est également liée à l’intégration de plus en plus compacte des convertisseurs d’énergie. Dans le même temps, une montée en température des puces permet de réduire le volume des refroidisseurs d’où un gain de volume et de masse conséquent sur les convertisseurs.
Dans des conditions sévères à haute température, le silicium atteint rapidement ses limites lorsque par exemple la concentration intrinsèque de porteurs générés devient du même ordre de grandeur que le dopage de la région N- assurant la tenue en tension (il devient alors difficile de différencier un semiconducteur de type N d’un semi-conducteur de type P). A titre d’exemple, la limite pour le silicium est de l’ordre de seulement 175°C pour un composant de tension de claquage 1200V alors qu’elle est de l’ordre de 250°C pour une tension de claquage d’environ 100V (cf. figure 1.2).
Ainsi pour les applications de puissance à haute température, les matériaux à grand gap sont extrêmement intéressants car ils repoussent les limites en températures rencontrées avec le silicium.
Ces matériaux modifient également complètement les domaines d’utilisation potentiels des composants unipolaires et bipolaires. Pour le silicium, les composants unipolaires possèdent de meilleurs performances que les bipolaires tant que la tension de claquage reste inférieure à environ
400V. Ce chiffre ne concerne pas les composants à base de super-jonction dont nous parlerons ultérieurement. Pour les composants SiC cette limite est largement repoussée vers la haute tension. Les composants grand gap présentent en effet un champ critique d’avalanche considérablement plus élevé que celui du silicium (facteur 10 pour le SiC) ce qui permet de concevoir des composant SiC ayant une épaisseur de base 10 fois plus faible qu’un composant Si de même tenue en tension, avec un dopage 100 fois plus élevé. La résistance spécifique d’un composant SiC peut ainsi être environ mille fois plus faible que celle d’un composant Si de même calibre en tension. C’est la raison pour laquelle tant d’efforts sont actuellement consentis sur les matériaux grand gap tels que le SiC ou le GaN.

Puce à semi conducteur de puissance

Comme nous l’avons déjà évoqué, l’apparition du transistor MOS (Métal-Oxyde-Semi-conducteur), dans les années 1980, a provoqué un changement radical de conception dans le domaine des composants de l’électronique de puissance. Dans cette section, nous allons présenter succinctement les structures générales de transistors MOS et transistors IGBT qui sont les deux principaux composants utilisés actuellement en électronique de puissance. Nous présenterons également les spécificités des transistors COOLMOSTM qui ont été utilisés pendant cette thèse. Nous nous attarderons particulièrement sur les mécanismes physiques pouvant être à l’origine physique de la défaillance des puces.

Transistor MOS de puissance

Structure générale d’un transistor MOS de puissance

La figure 1.3.a présente la structure de principe d’un transistor verticale VDMOS, « D » réfère à la procédure de double diffusion permettant la création du canal par diffusion contrôlée de dopants. Dans ces structures, la région N+ de drain est épaisse et assure la rigidité mécanique de la tranche de silicium, elle est très fortement dopée afin de limiter la chute de tension à l’état passant. La région Nassure la tenue en tension, son épaisseur et son dopage sont imposées par la tension de claquage du transistor. Le canal de conduction se développe sous la grille lorsque la tension VGS excède la tension de seuil VTH dans le caisson P.
La figure 1.3.b présente la structure à tranchée d’un transistor MOS (Trench V-MOS). Cette structure est développée afin de réduire la résistance à l’état passant du transistor MOS en augmentant la densité d’intégration des cellules élémentaires et en permettant une circulation purement verticale du courant.
Enfin la figure 1.3.c montre la structure élémentaire d’un transistor à structure latérale (LDMOS) réservée, pour le silicium, aux composants de faible tenue en tension (circuits intégrés de puissance).
L’électrode de grille est généralement en silicium poly cristallin de type N fortement dopé. La figure 1.4.b présente les géométries les plus courantes pour les contacts de source des cellules élémentaires d’une structure verticale, avec les dimensions des caissons, l et leur espacement, d. Ces dimensions sont de l’ordre de quelques micromètres à la dizaine de micromètres pour le pas de répétition, et de l’ordre du micromètre pour la longueur L de canal. Ainsi, la très grande densité d’intégration obtenue permet d’obtenir de l’ordre quelques 105 à 107 cellules par centimètre carré de surface active de silicium. Ainsi, le périmètre total de la source (Z) qui correspond à la largeur développée du canal peut atteindre de quelques mètres à plusieurs dizaines de mètres pour un centimètre carré de surface active.
C’est cette spécificité qui permet de réduire suffisamment la résistance du canal et de véhiculer des densités de courant pouvant être extrêmement élevées, particulièrement pour les composants de faible tenue en tension.
Pour le composant unipolaire, la résistance intrinsèque de la région de base N-, n’est pas modulée, et intervient pleinement dans la chute de tension à l’état passant. La résistance spécifique (Ω.cm2) que présente cette région est liée à la tension de claquage (VBR) par la relation: RS ≈ α.VBR 2,6 et augmente rapidement avec VBR. C’est pourquoi, les transistors MOS sont limités à des applications de relativement faible tension.
Afin de repousser cette limitation, les « Super-Jonctions » ont été développées, et appliquées aux transistors MOS sous l’appellation COOLMOSTM chez Infineon. Dans les structures à base de superjonction (figure 1.5), la couche de base N- d’un MOS standard est remplacée par la répétition de régions alternativement dopées P et N, ce qui confère « en moyenne » à cette alternance de couches N et P un comportement de silicium intrinsèque, pourvu que les charges respective des caissons N et P désertés soient rigoureusement opposées.
Dans ces conditions, la tension de claquage n’est idéalement plus dépendante du dopage de la région N-, et cette région peut être choisie avec un dopage considérablement plus élevé que pour un transistor MOS classique de même tenue en tension. Ainsi, même si la moitié environ de la surface est occupée par les puits P (surface perdue pour la circulation du courant), la résistance à l’état passant de ce composant peut être considérablement plus faible que celle d’un transistor MOS standard. La relation résistance spécifique et tension de claquage RS ~ (VBR)2,5 qui limitait les applications des transistors MOS classiques, n’est plus applicable pour les transistor MOS à super jonction, et des applications plus haute tension deviennent ainsi possibles (jusqu’à 1200V environ aujourd’hui) pour le transistor MOS à super-jonction.
Figure 1.5 Structure d’un transistor MOS à super-jonction (a), champ électrique selon l’axe horizontal dans la région de base (b), et champ électrique selon l’axe vertical (c) [LUTZ_11]

Caractéristiques en conduction des transistors MOS de puissance

En régime de conduction, la résistance de drain RD que présente le composant en série avec le canal se décompose en trois principales composantes :
· Résistance apparente Racc de la couche accumulée en surface sous la grille lors que VGS > VD*S,
· Résistance Ri et Ri’ associée à l’espace intercellulaire, une en série avec la résistance Racc et l’autre en parallèle avec Racc. Dans le cas d’une structure verticale Ri’ peut être négligeable.
· Résistance Rd de la région de base N-.

Transistor IGBT

Le transistor IGBT est un composant mixte dont la structure est réalisée pour intégrer sur une même puce, un transistor MOS et un transistor bipolaire dans le but de pouvoir bénéficier des avantages de chacun tout en essayant de limiter leurs inconvénients. Du point de vue de sa structure, l’IGBT est en grande partie similaire au transistor MOS mis à part le substrat qui est de type P+ dans le cas de l’IGBT (figure 1.7). Cependant, le fonctionnement physique de l’IGBT s’apparente plus à celui d’un transistor bipolaire qu’à celui d’un transistor MOS. En effet, la présence du substrat P+ provoque l’injection de trous dans la base N- et entraîne une modulation de sa résistivité et ainsi permet de réduire la valeur de la résistance à l’état passant alors que cette modulation n’existe pas dans le cas du transistor MOS. Le transistor IGBT possède un bon compromis entre courant passant et la tension de blocage, ce qui permet des applications haute tension (jusqu’à 6,5kV).
Nous présentons ci-dessous les structures le plus courantes de transistors IGBT. Trois principales structures existent, IGBT PT (Punch Through) à couche tampon, IGBT NPT (Non Punch Through) et IGBT Trench Field Stop.
Figure 1.7 Coupe d’une cellule des transistors IGBT PT (Punch Thought) (a), IGBT NPT (Non Punch Thought) (b), et IGBT Trench Field Stop (c)
Pour les IGBT PT à couche tampon (figure 1.7.a), la couche tampon de fort dopage N+ entre l’émetteur P+ et la région de base N- permet de diminuer l’épaisseur de la région de base N- et contrôle la charge stockée en régime de conduction. L’IGBT NPT (figure 1.7.b) est réalisé avec un émetteur de transistor bipolaire interne de très faible épaisseur de type P, et la zone de charge d’espace doit pouvoir s’étendre sur la totalité de l’épaisseur de la région de base N-. L’IGBT Trench Field Stop (figure 1.7.c), permet de combiner les avantages des deux structures PT (optimisation de l’épaisseur de base) et NPT (faible charge injectée en régime de conduction). En effet, en diminuant l’épaisseur de la région de base, cette technologie permet de réduire la chute de tension en directe et d’assurer efficacement le contrôle de l’injection de porteurs (donc optimiser les pertes par commutation) par l’intermédiaire de l’émetteur. L’utilisation d’une grille à tranchée permet une distribution quasi verticale des lignes de courant au sein du dispositif ce qui va dans le sens d’une réduction de la chute de tension en direct.

Limitation de fonctionnement, second claquage

Comme les composants de puissance à semi-conducteur, le transistor MOS doit respecter les limitations de fonctionnement, particulièrement sous des conditions de fonctionnement à haute température, sous fort dV/dt, et dans des conditions de fonctionnement extrêmes (court-circuit et avalanche).
La structure physique des transistors MOS est conçue de sorte que le transistor bipolaire N+PN- parasite (figure 1.8) ne puisse entrer en conduction. Ce transistor bipolaire parasite est normalement bloqué (résistance RB faible par sur-dopage des caissons P au centre). Pourtant sous quelques conditions particulières liées à un stress électrique et/ou thermique, ce transistor peut être activé.
La mise en conduction du transistor parasite NPN est déterminée par l’injection dans le caisson P d’un courant de trous d’intensité suffisante pour polariser en direct la jonction Base/Emetteur du transistor parasite. Ce courant de trous peut résulter de la génération thermique de porteurs, de la génération par avalanche, de la forte variation de charge dans la capacité CDS qui dépend du taux de variation dVDS/dt, et du recouvrement inverse de la diode interne DB.
A haute température, la tension de diffusion de la jonction P+N+ diminuant, la mise en conduction du transistor bipolaire n’en sera que plus aisée.
La résistance permettant de maintenir le blocage du transistor NPN est constituée de la résistance RB de la région P et d’une résistance RAl liée à la métallisation d’aluminium.
Lors de variations cycliques de température des transistors MOSFET ou IGBT sous des cyclages en puissance, la métallisation se dégrade et sa résistivité moyenne augmente. Suite à la reconstruction de l’aluminium, on peut imaginer une augmentation locale de la résistivité de l’aluminium sans aucune mesure avec l’augmentation moyenne mesurée. La dégradation de l’aluminium en augmentant la résistance Rbase = RAl + RB peut également participer à la mise en conduction de ce transistor parasite.
La mise en conduction de ce transistor bipolaire provoque généralement la destruction du composant par second claquage, le contrôle par la grille est inhibé (filamentation du courant dans la ou les cellules pour lesquelles le transistor parasite s’est mis en conduction).
L’aire de sécurité en direct d’un transistor MOS est ainsi définie dans le plan (ID et VDS) par la tenue en tension, la limitation en second claquage à cause de la mise en conduction du transistor bipolaire N+PN-, la dissipation de puissance maximale autorisée pour éviter l’échauffement excessif de la puce, le courant maximal que les fils de bonding ou contacts électriques peuvent supporter, et le courant de drain maximal à tension VDS donnée dans la limite de la tension appliquée à la grille sans risque de destruction de l’oxyde.
On retrouve notamment le transistor NPN parasite qui, associé cette fois à la couche P+ de collecteur de l’IGBT fait apparaître un thyristor parasite dont la mise en conduction (Latch-Up) interdit dès lors tout contrôle par la grille et précède généralement la défaillance irréversible du transistor.
L’inhibition de ce thyristor parasite est réalisée de la même façon que l’inhibition du transistor NPN parasite des MOSFET.

Assemblage, présentation d’un module de puissance à semi-conducteur

Généralités sur l’intégration de puissance

L’intégration de puissance est définie par « la combinaison des composants de puissance actifs avec des composant de signal ou avec d’autre composants de puissance ». Dans les applications de l’électronique de puissance, l’intégration de puissance cherche à minimiser le volume des convertisseurs, améliorer les fonctionnalités, réduire les problèmes de compatibilité électromagnétique par exemple en optimisant les connexions électriques, et en améliorant la dissipation de puissance [SANC_00]. En se limitant aux composants semi-conducteurs, et à l’intégration de puce et/ou de puces associées à leurs circuits de commande rapprochée de protection et de diagnostic, l’intégration peut être hybride ou monolithique.
Figure 1.11 Classification du packaging en fonction de la puissance des composants (a) et évolution de la surface active de puces IGBT (b) [LUTZ_11]

Intégration hybride, module de puissance

Contrairement aux domaines d’application visés par l’intégration monolithique que nous ne détaillerons pas dans ce mémoire, l’intégration hybride est utilisée sur les applications de gammes de puissance supérieures.
Mes travaux de thèse ayant principalement porté sur l’étude d’une puce dans un module de puissance relativement standard, c’est la raison pour laquelle je décrirais dans le paragraphe suivant, et dans le détail, la structure d’un module de puissance.
La mise en oeuvre d’une ou plusieurs puces dans une structure de conversion d’énergie nécessite d’assembler cette puce afin de permettre, d’une part la connexion électrique avec l’environnement extérieure, la connexion électrique entre les puces assemblées et enfin l’évacuation des calories (liées aux pertes dans les puces) vers l’extérieur. Cette intégration doit en plus être réalisée tout en maintenant les contraintes de tenue en tension et d’isolation requises par l’application.
Le packaging des puces au sein d’un module nous permet ainsi d’intégrer les puces dans un même boîtier en fonction des besoins en courant, en tension et en gestion thermique, et cela dans la diversité des applications de l’électronique de puissance. De façon très classique, un module de puissance à semi-conducteur est constitué par l’empilement de différents matériaux (figure 1.12). La structure multicouche d’un module de puissance à semi-conducteur est à l’origine de contraintes mécaniques aux interfaces lorsqu’il s’échauffe puis se refroidit à cause des différences de coefficients de dilatation thermiques que présentent ces différents matériaux. Ces contraintes mécaniques seront à l’origine des principaux modes de défaillance qui seront rencontrés dans l’utilisation de ces dispositifs.
Dans l’assemblage conventionnel d’un module de puissance, les puces assurent les fonctions actives (transistor ou diode seuls ou mise en parallèle de plusieurs puces, hacheur, onduleur triphasé intégrant au minimum six puces IGBT et 6 puces diodes).
L’évacuation des pertes se fait à travers la semelle qui est aussi le support mécanique du module de puissance. Afin d’isoler la puce de la semelle, un substrat céramique isolant métallisé sur ces deux faces doit être inséré. Le substrat céramique est reporté sur la semelle par l’intermédiaire d’une brasure tout comme la puce sur le dessus du substrat céramique.
La connexion des puces est assurée par des fils de bonding, des connecteurs, généralement brasés sur le substrat céramique permettent la connexion avec l’extérieur.
Le tableau 1.1 présente quelques caractéristiques physiques des matériaux utilisés dans le packaging d’un module de puissance à semi-conducteur.

Table des matières

INTRODUCTION GENERALE
Chapitre 1. Etat de l’art, structure, dégradation et modes de défaillance des puces et modules de puissance
Historique
1. Matériaux semi-conducteurs pour composants de puissance
2. Puce à semi conducteur de puissance
2.1. Transistor MOS de puissance
2.1.1. Structure générale d’un transistor MOS de puissance
2.1.2. Caractéristiques en conduction des transistors MOS de puissance
2.2. Transistor IGBT
2.3. Limitation de fonctionnement, second claquage
3. Assemblage, présentation d’un module de puissance à semi-conducteur
3.1. Généralités sur l’intégration de puissance
3.2. Intégration hybride, module de puissance
3.2.1. Substrat isolant
3.2.2. Semelle
3.2.3. Techniques de connexion dans un module de puissance à semi-conducteur
3.2.4. Brasures
4. Modes de défaillance au sein d’un module de puissance
4.1. Modes de défaillance au niveau des puces
4.1.1. Reconstruction de la métallisation
4.1.2. Electro-migration sur la métallisation
4.1.3. Passivation de la zone périphérique de tenue en tension
4.1.4. Oxyde de Grille
4.2. Modes de défaillance au niveau de l’assemblage d’un module de puissance à semiconducteur
4.2.1. Dégradations des fils de bonding
4.2.2. Dégradation du substrat céramique isolant
4.2.3. Dégradation des matériaux de brasure
5. Evolution des assemblages pour modules de puissance à semi-conducteur
5.1. Substrat céramique et semelle
5.2. Connexions
5.3. Brasures
6. Indicateurs de vieillissement pour le diagnostic de composants à semi-conducteur de puissance
6.1. Chute de la tension à l’état passant (VCE)
6.2. Résistance de la métallisation (RAL)
6.3. Résistance thermique (Rth)
6.4. Tension de seuil (VTH)
6.5. Courant de fuite
6.6. Capacité de substrat DCB
6.7. Limitation et discussion
7. Conclusion
Chapitre 2. Evaluation de vieillissement de métallisation par la méthode des courants de Foucault
1. Principe de la méthode des courants de Foucault
1.1. Modélisation
1.2. Cas d’une cible de surface plane
2. Modélisation du couplage sonde CF / cible par transformateur équivalent
2.1. Modèle de « transformateur »
2.2. Impédance normalisée et diagramme d’impédance normalisée
2.3. Cas d’une plaque ultra-fine
2.4. Cas d’une plaque d’épaisseur infinie
2.5. Effet de l’épaisseur de la cible
2.6. Effet du coefficient de couplage (k) sur le diagramme de l’impédance normalisée
2.7. Effet des caractéristiques du matériau conducteur à analyser
3. Instrumentation pour l’évaluation par la sonde CF
3.1. Présentation de la sonde CF utilisée
3.2. Présentation du banc de caractérisation par courants de Foucault
4. Essais préliminaires
4.1. Détection d’une métallisation sur wafer de silicium
4.2. Evaluation du vieillissement de la couche de métallisation d’une éprouvette simplifiée par la technique de courants Foucault
4.2.1. Description de l’éprouvette
4.2.2. Dispositif expérimental pour le vieillissement thermique d’une couche de métallisation de l’éprouvette
4.2.3. Caractérisation CF des éprouvettes
4.2.4. Acquisition des données pour l’évaluation de la conductivité d’une couche de métallisation de l’éprouvette vieillie par la méthode des CF
4.2.5. Caractérisation du vieillissement de la métallisation
4.2.6. Interprétation des résultats d’évaluation du vieillissement de la métallisation de l’éprouvette
5. Evaluation du vieillissement de la couche de métallisation d’une puce réelle par la technique de courant Foucault
5.1. Rappel de la description d’un module de puissance
5.2. Evaluation du vieillissement d’une puce COOLMOSTM par la technique de courant Foucault
5.2.1. Procédure de vieillissement thermique accéléré d’une puce de puissance COOLMOSTM
5.2.2. Evaluation de vieillissement de la métallisation de la puce par la technique des CF
6. Conclusion
Chapitre 3. Estimation des distributions de courant dans une puce à semi-conducteur de puissance
1. Problématique
2. Estimation de la distribution de courants dans une puce à semi-conducteur de puissance à partir
de la distribution de tension mesurée sur la métallisation
2.1. Estimation indirecte de la distribution de courant vertical Iz
2.1.1. Estimation de la distribution des courants surfaciques IX et IY
2.1.2. Estimation indirecte de la distribution des courants verticaux IZ
2.2. Estimation directe de la distribution de courant vertical IZ [VAGNON_10]
2.3. Mise en oeuvre des méthodes d’estimation des courants sur des données simulées par éléments finis
2.4. Cartographie expérimentale du potentiel de source
2.4.1. Dispositif expérimental et acquisition des données
2.4.2. Estimation des distributions de courant de surface et discussion à partir du potentiel de source
2.5. Estimation de la distribution de courant vertical dans la puce
2.5.1. Estimation de la distribution verticale à partir des courants surfaciques
2.5.2. Estimation de bruit dans l’expérimentation de la cartographie de tension
2.5.3. Considérations sur l’estimation en présence de bruit dans les résultats de simulation
2.5.4. Estimation de courant vertical dans la puce par la chute de tension directe avec hypothèse simplificatrice
2.6. Conclusion sur les effets des levées de fils de bonding associés au vieillissement de la métallisation
3. Estimation de la distribution de courants dans une puce à semi-conducteur de puissance à partir
de la mesure du champ magnétique rayonné
3.1. Position du problème
3.2. Généralités sur le modèle DPSM
3.3. Modélisation DPSM des interactions entre un courant de surface et le champ magnétique rayonné. Analyse des problèmes direct et inverse
3.3.1. Modélisation du problème direct
3.3.2. Résultat de l’inversion de champ magnétique et discussion
3.3.3. Influence de la méconnaissance de la position du plan d’observation de Hy
3.3.4. Modélisation des erreurs expérimentales dans l’estimation du courant de surface liées à la résolution spatiale du capteur magnétique
3.4. Modélisation de l’erreur de l’estimation de courant surface à partir de l’inversion de champ magnétique induit par une structure de trois dimensions 3D
3.5. Inversion de champ magnétique avec les données expérimentales
3.5.1. Choix du capteur magnétique
3.5.2. Estimation de la distribution de courant dans la métallisation d’éprouvettes simplifiées
3.5.3. Estimation de la distribution de courant dans les métallisations d’une puce réelle de puissance à semi-conducteur
4. Conclusion
CONCLUSION GENERALE ET PERSPECTIVES
Références bibliographiques
Résumé

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