Linéarisation de l’équation de Boltzmann et expression de la mobilité

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Architectures ultimes de transistors

Les lois d’échelle précédentes ont fait le succès de l’industrie CMOS jusqu’en 2000. La réduction envisagée par la suite de la longueur de grille en dessous de la limite d’une trentaine de nm pose cependant des difficultés insurmontables si on continue à utiliser le couple Si/SiO2 pour l’empilement de grille. D’après le scaling habituel, la couche de silice doit alors compter moins de trois couches atomiques en épaisseur ce qui est inenvisageable à l’échelle d’une production en grande masse. L’introduction – difficile – d’isolants à plus haute permittivité diélectrique comme l’oxyde d’hafnium à la fin des années 2000 a permis de relâcher la contrainte de dimensionnement de l’épaisseur d’oxyde de grille mais n’a fait que retarder l’échéance pour l’architecture bulk des MOSFET, également mise à mal par les effets importants de variabilité dus à la réduction importante du nombre de dopants dans le canal. Si l’ingénierie de contraintes a été bénéfique pour trouver d’autres sources de gains en performance à longueur de grille fixée, l’utilisation de structures alternatives de transistor est aujourd’hui plus que nécessaire.
Généralement, pour améliorer le contrôle électrostatique et ainsi ne pas avoir à employer des tensions d’utilisation élevées, la réduction des épaisseurs est souvent utilisée. Elle permet de favoriser le contrôle du courant par la grille en la situant à proximité du canal. Comme nous allons le voir dans le cas des différentes alternatives au bulk utilisées ou étudiées, il peut y avoir une ou plusieurs réductions de dimension.

Transistor planaire SOI

Une couche d’oxyde enterrée (ou BOX pour buried oxyde) dans le substrat permet de réduire l’épaisseur du canal d’un transistor par rapport au cas du bulk et d’obtenir un transistor planaire SOI (silicon on insulator), le canal Si se retrouvant sur l’isolant qu’est le BOX. Cette architecture a pour avantage d’améliorer le contrôle électrostatique de grille, mais sa fabrication implique plus d’étapes technologiques. Les transistors SOI sont développés depuis longtemps et peuvent être divisés en plusieurs catégories :
• PDSOI (partially depleted silicon on insulator) : le canal a une épaisseur d’au moins plusieurs dizaines de nanomètres. L’épaisseur de BOX peut être de plusieurs centaines de nanomètres.
• FDSOI (fully depleted) : de même que pour le PDSOI, le canal est une couche mince, mais cette fois-ci d’une épaisseur de l’ordre de la dizaine de nanomètres à quelques nanomètres. La finesse du canal permet de mieux contrôler le potentiel dans cette zone non polarisée par une électrode. On lutte ainsi contre le floating body effect,
responsable par exemple d’un décalage de la tension de seuil avec effet mémoire5, ou d’un changement de pente dans les caractéristiques de courant ( ) (effet kink [JUNGEMAN12]).
Le BOX est aussi fin, de l’ordre de quelques dizaines de nanomètres, de façon à ce que le champ électrique induit dans l’oxyde enterré par reste perpendiculaire aux interfaces et ne produise pas d’effet DIBL par déviation des lignes de champ vers la source. C’est pourquoi le FDSOI peut avoir pour autre dénomination UTBB (ultra-thin body and BOX) SOI. Le terme d’ETSOI (extremely thin silicon on insulator) est aussi utilisé dans le cas des films les plus minces.
Le schéma simplifié de la figure 11 présente la géométrie d’un transistor FDSOI dont le manuscrit fait l’étude. Les notations seront donc utilisées par la suite. La géométrie du transistor simulé en Monte-Carlo ne différera de celle-ci que par l’absence du substrat silicium sur la face arrière, opposée à la grille.
Il ne présente pas les éventuels halos et poches fortement (HDD) et légèrement (LDD) dopés parfois utilisés pour limiter les effets de canal court (décalage de ). Un exemple de vue en coupe effectuée par microscopie électronique à transmission (TEM) de FDSOI est présenté sur la figure 12.
À partir d’une plaque initiale de silicium, une oxydation est effectuée, suivie d’une implantation ionique qui se retrouve principalement en surface. La plaque obtenue est alors retournée après nettoyage puis collée sur une autre pour que la surface implantée soit en contact avec la plaque de silicium, pour générer une contrainte. Ensuite, le clivage permet de ne conserver que la partie nécessaire de silicium, puis le recuit et le polissage permettent le nettoyage de celle-ci.
Grâce au procédé Smart Cut™, SOITEC propose des substrats SOI avec des couches actives de très bonne qualité, potentiellement contraintes, à des épaisseurs de moins de 10 nm.
L’architecture FDSOI à canal extrêmement mince a été choisie par STMicroelectronics pour les nœuds technologiques en deçà de 28 nm. Comme décrit dans la synthèse annuelle de l’Observatoire des Micro et Nanotechnologies, cela a permis la démonstration en 2013 de processeurs ST Ericsson à double cœur permettant soit d’atteindre à 3 GHz d’horloge un fonctionnement deux fois plus rapide qu’une puce à quatre cœurs sur Si massif, soit un faible niveau de consommation à 1 GHz et sous 0,63 V de tension d’alimentation. En 2014, Samsung puis le fondeur taïwanais TSMC ont passé des accords avec STMicroelectronics pour le développement de cette technologie.

Transistor double grille

Afin d’améliorer encore le contrôle par la grille de la formation du canal, il est possible de prendre la couche active du transistor entre deux empilements oxyde/métal, cf. figure 14. Cette structure à double grille peut posséder un canal de largeur ajustable comme l’architecture bulk planaire, avec une orientation dans le plan du substrat ou verticale. La réalisation de grilles alignées est néanmoins un problème complexe [VINET09] qui limite le développement de cette solution.

Transistors FinFET et trigate

La fabrication d’architectures à grille multiple, c’est-à-dire avec plusieurs flancs du canal contrôlés par une grille, peut sembler plus facile dans le cas des FinFET, schématisés sur la figure 15. Il s’agit de graver le Si en latéral, sous forme de fil ou « d’aileron » (fin en anglais), puis de réaliser un empilement de grille sur 3 côtés. Comme sur l’exemple de la figure 16, l’oxyde peut être plus épais sur le dessus du fin que sur les flancs et le FinFET est alors un transistor à double-grille non planaire. Si l’empilement de grille est identique sur les 3 côtés du canal, il s’agit d’un dispositif à triple grille ou trigate, tel que celui introduit par Intel en mai 2011 pour les technologies dites 22 nm, ou par d’autres fondeurs depuis.
L’introduction de ces FinFET non planaires constitue néanmoins un changement fort au niveau de la conception des circuits. L’ensemble des règles de dessin doit être repensé. L’augmentation de la largeur du transistor passe par la mise en parallèle d’un plus grand nombre de fils, entre lesquels il n’y a pas de Si actif. La qualité de la gravure du Fin constitue en outre l’étape clé pour cette technologie. Ce dispositif reste en concurrence avec le FDSOI à canal ultra-mince pour les prochains nœuds technologiques.

Transistor à nanofils gate all around

La solution ultime pour poursuivre la loi de Moore semble être celle des transistors à nanofils complètement enrobés par une grille (gate all around ou GAA), comme représenté sur la figure 17.
Entre le trigate et le nanofil GAA se trouvent le -gate [JAHAN05] ou le -gate [PARK01] qui sont des compromis entre ces deux types d’architectures. Grâce à une forme en ou de la grille, le fond du canal y est contrôlé par effet de bord.
L’utilisation de ce type de dispositifs innovants au niveau circuit reste très prospective.

Réduction de mobilité à faible longueur de grille

La mobilité est une notion qui peut se déduire de la résolution approchée de l’équation de Boltzmann, ou d’approches plus simples décrivant l’état d’équilibre entre un porteur de charge mobile et les collisions qu’il subit dans son environnement cristallin. Comme illustré par le modèle analytique de base des MOSFET, elle est indispensable pour la simulation de transistors par une approche compacte au niveau circuit. La mesure de la mobilité est également largement employée pour qualifier une technologie. Sa définition devient néanmoins complexe dans le cas d’un canal dont la longueur devient du même ordre de grandeur que le libre parcours moyen des porteurs. L’augmentation des performances des transistors MOSFET par la diminution de la longueur de canal se heurte à une dégradation de la mobilité, du moins apparente. Celle-ci est expliquée par plusieurs facteurs, liés à une limitation physique qui n’est pas visible de façon quantitative par les méthodes de caractérisation. Les principaux facteurs possibles de dégradation additionnelle sur la mobilité seront présentés ci-après.

Mise en évidence expérimentale

Comme illustré par les résultats de la figure 19, la mobilité mesurée dans les dispositifs avancés ultracourts est réduite avec la diminution de la longueur de canal en dessous de environ. Bien que cette décroissance apparaisse en réalité déjà au-dessus de cette valeur, elle peut être décrite en première approximation par un plateau pour supérieur et par une décroissance rapide vers une valeur nulle lorsque tend vers zéro.
Cet effet a été observé quelle que soit la géométrie de transistor choisie, principalement à partir d’une longueur de canal inférieure à une centaine de nanomètres : dans les MOSFET bulk [CROS06], FDSOI [PHAM-NGU08], gate all around [CROS06], FinFET [RAMOS06].
De même, elle est constatée indépendamment des matériaux constituant le transistor :
– une grille en Si et un oxyde high- ou SiO2 [PHAM-NGU08]. Ce constat est issu de l’étude d’un même MOSFET de type FDSOI par comparaison de la mobilité extraite sur la face avant présentant une interface Si/high- avec celle extraite sur la face arrière (Si/SiO2). Même si les mobilités sont différentes, elles diminuent entre 1 µm et 40 nm. Par ailleurs cette diminution est également observée à faible température.
– une grille en métal et un oxyde high- [BIDAL09]. Cet effet n’est donc pas lié à une fuite de courant dans la grille ou à une interaction spécifique à l’interface entre la grille et l’oxyde, telle la rugosité de surface ou des charges piégées.
– un NMOS ou un PMOS [ANDRIEU05, CROS06, WEBER10]. Cette diminution concerne donc les électrons et les trous puisqu’elle a été vérifiée sur des empilements de grilles identiques dans les deux cas, avec des matériaux variés.
– un canal contraint ou non [ANDRIEU05, RAMOS06]. L’amélioration de la mobilité par la contrainte n’empêche pas sa diminution inéluctable lorsque décroît.
– un canal fortement dopé ou non [CROS06, PHAM-NGU08]. C’est ce que tend à monter une étude de nMOSFET de type bulk dont les implantations des extensions de source et de drain ont été effectuées à différentes énergies. Le dopage du canal n’est pas responsable de cette décroissance de mobilité. À l’inverse, de même que pour le canal contraint, l’utilisation d’un canal non dopé n’est pas suffisante pour empêcher la diminution de la mobilité pour les transistors à canaux plus courts.
Enfin, elle apparaît quelle que soit la méthode d’extraction utilisée pour la mesurer [CASSÉ08] : la méthode par fonction [GHIBAUDO09], le split-CV [RAMOS06] ou la magnétorésistance [CHAISANT06]. Il ne s’agit donc pas d’un artefact de mesure.
La figure 20 précise que cette dégradation de mobilité concerne même toute la courbe de mobilité effective dépendant de la charge d’inversion dans le canal.

Table des matières

Introduction générale
Chapitre I. Vers les transistors ultimes et leurs limites
1. Introduction au transistor
1.1. Description du transistor MOSFET
2. Caractéristiques courant-tension
2.1. Les différents régimes
2.2. Un modèle simple
2.3. Perte de contrôle électrostatique
3. Évolution des MOSFET
3.1. Lois de changement d’échelle
3.2. Architectures ultimes de transistors
4. Réduction de mobilité à faible longueur de grille
4.1. Mise en évidence expérimentale
4.2. Modélisation des effets de dégradation
4.3. Mécanisme d’interaction avec des défauts neutres
4.4. Influence des défauts
4.5. Régime quasi-balistique
4.6. Effets de résistance d’accès et contraintes
5. Conclusion du chapitre
Chapitre II. Modélisation du transport
1. Structure de bandes
1.1. Principe de calcul de structure de bandes
1.2. Modèle de masse effective
1.3. Confinement quantique
2. Équation de transport de Boltzmann
2.1. Hypothèse semi-classique
2.2. Équation de Boltzmann 2Dk
2.3. Calcul des taux de transition
2.4. Interactions considérées
2.5. Grandeurs physiques obtenues
3. Modélisation Kubo-Greenwood
3.1. Linéarisation de l’équation de Boltzmann et expression de la mobilité
3.2. Calcul des temps de collision
4. Simulation Monte-Carlo 2Dk
4.1. Résolution de l’équation de Boltzmann 2Dk
4.2. Résolution de l’équation de Schrödinger 1D
4.3. Résolution de l’équation de Poisson 2D
5. Simulation TCAD
5.1. Approximations sur la fonction de distribution
5.2. Modèles classiques
5.3. Modèle avec corrections quantiques
6. Conclusion du chapitre
Chapitre III. Méthodes d’extraction de la mobilité
1. Théorie sur les méthodes d’extraction
1.1. Méthode de Hamer
1.2. Méthode de la fonction Y
1.3. Extraction de la résistance d’accès
1.4. Méthode split-CV
2. Extraction sur les simulations Monte-Carlo
2.1. Extraction sur le courant seul
2.2. Extraction sur le courant et la charge
3. Extraction sur données expérimentales
3.1. Choix de la méthode
3.2. Conclusion du chapitre
Chapitre IV. Analyse de la mobilité à canal court par simulation Monte-Carlo
1. Grandeurs microscopiques extraites
1.1. Énergie potentielle
1.2. Fonctions d’onde
1.3. Transport non stationnaire
2. Mobilités extraites sur les simulations
2.1. Extraction sur les simulations
2.2. Mobilité extraite en fonction de la longueur
3. Modélisation de la dégradation de mobilité
3.1. Loi de Matthiessen
3.2. Mobilité à canal long
3.3. Résistances balistique et d’accès
3.4. Autre évaluation de la résistance d’accès
4. Comparaison avec les mobilités expérimentales
4.1. Analyse du transport par les méthodes classiques
5. Bilan sur le transport à canal court
Conclusion générale
Annexes
1. Calcul des taux de transition
1.1. Interaction avec les phonons
1.2. Interactions coulombiennes avec les impuretés ionisées
1.3. Rugosité d’interface avec l’oxyde
2. Calcul de la résistance balistique
Références bibliographiques

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