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Les limites de la microélectronique
Limites du MOSFET
L’amélioration des performances des transistors MOSFETs constitue l’un des principaux objectifs poursuivis par l’industrie du semiconducteur. Toutefois, le facteur essentiel d’amélioration historique, la diminution des dimensions des transistors en parallèle de la réduction de la tension d’alimentation, laisse entrevoir une limitation intrinsèque liée à la physique des dispositifs considérés. Outre la difficulté croissante des procédés de fabrication avec la réduction des dimensions, ainsi que les effets parasites engendrés [Skotnicki00], les MOSFETs se caractérisent également par l’injection thermoïonique des porteurs de la source vers le canal. Le contrôle par la grille du transistor de l’injection est physiquement limitée à 60mV de tension de grille pour un gain d’une décade de courant à température ambiante [Sze06], ce qui implique que pour conserver deux états ON et OFF définis dans le transistor le ratio entre la tension d’alimentation et le rapport ION/IOFF ne peut être réduit indéfiniment. On peut assez facilement supposer que cette limite sur le basculement du transistor de l’état bloqué à l’état passant se manifestera pour des tensions d’alimentation de l’ordre de 400 à 500mV et un ratio ION/IOFF de 5 décades.
Confronté à une limite intrinsèque, comme c’est le cas ici, deux voies sont ouvertes:
– La première consiste à faire disparaitre le problème, sans l’adresser, en passant par exemple de la logique binaire actuelle à une logique basée sur trois états, voire plus, dont la définition serait l’état quantique, ou le spin.
– La seconde consiste, tout en restant le plus proche possible des structures CMOS, à changer l’injection des porteurs vers un mécanisme permettant d’obtenir une pente sous le seuil plus abrupte, et donc un basculement de l’état bloqué vers l’état passant ne nécessitant qu’une faible variation de la tension de grille.
Il est intéressant de noter que la première solution est une rupture technologique complète, encore à l’état de recherche fondamentale, et principalement étudiée par des acteurs étrangers au marché des semiconducteurs. Notre objectif dans cette thèse est de proposer des solutions technologiquement plus proches, aussi les réponses offertes porteront sur le choix, puis l’étude d’un mécanisme d’injection différent, ainsi que la caractérisation de transistors qui y sont liés.
Solutions possibles
L’étude de nouveaux mécanismes d’injection n’est pas nouvelle, si bien qu’une large bibliographie était disponible au début de cette thèse et nous a servi de base pour la sélection des dispositifs que nous allions étudier.
a) Interrupteurs mécaniques
Parmi les mécanismes offrant la pente sous le seuil la plus faible possible venait en premier lieu les interrupteurs mécaniques. Ces structures sont fabriquées comme des interrupteurs usuels, où la source et le drain sont physiquement coupés l’un de l’autre en état bloquant, et reliés par une poutre conductrice en état passant. Dans ces dispositifs la grille contrôle directement la position de la grille, et le passage de l’état OFF à ON est immédiat dès lors que le contact physique est établi entre source, drain et poutre. De tels dispositifs ont été démontrés avec une pente voisine de 1mV/dec, voire même nulle [Akarvardar07][King12]. Toutefois, ce gain sur la pente s’accompagne d’un compromis sur le temps de commutation et sur la taille des interrupteurs qui à l’heure actuelle rend difficile une intégration dense, et impossible un maintien des fréquences d’horloge.
b) Transistors à ionisation par impact (I-MOS)
Un second dispositif prometteur pour ses valeurs de pente sous le seuil est le transistor à ionisation par impact ou I-MOS. Ce transistor utilise une structure PIN à grille asymétrique, polarisée en inverse afin d’obtenir de très forts champs électriques menant au phénomène d’avalanche, et entrainant une brutale augmentation du nombre de porteurs.Les caractéristiques expérimentales montrent par ailleurs une pente sous le seuil de 5mV/dec dans le meilleur cas, ici avec une tension VDS de -4.5V et une tension de grille VGS d’environ -3V. Les tensions appliquées avant d’obtenir l’effet d’avalanche sont élevées, bien trop si l’on se souvient que notre objectif final est un dispositif présentant une pente sous le seuil abrupte avec une tension d’alimentation de l’ordre de 0.5V.
c) Les transistors à effet tunnel bande à bande
Le troisième dispositif que nous allons présenter ici est le TFET, pour transistor à effet tunnel, qui se base généralement sur l’injection tunnel bande à bande. Comme pour l’IMOS, le TFET est fondé sur une architecture PIN, qui contrairement au IMOS n’a pas besoin d’être asymétrique, polarisée en inverse, afin de créer des conditions permettant aux électrons d’être injectés par effet tunnel de la bande de valence directement dans la bande de conduction. Les TFETs ont déjà expérimentalement démontré des pentes sous le seuil inférieures à 60mV/dec *Jeon10+*Mayer08a+, et peuvent parfaitement fonctionner à faible tension d’alimentation. Les publications sur les TFETs ne mettent en évidence aucun désavantage majeur [Seabaugh10] (contrairement aux deux structures précédentes) si ce n’est un faible niveau de courant, aussi bien à l’état passant que bloquant, que nous espérons pouvoir optimiser. La structure PIN des TFETs permet par ailleurs au même dispositif de fonctionner comme un nTFET ou un pTFET, seules les polarisations appliquées ont besoin de changer (la structure est dite ambipolaire).
Modélisation des transistors à effet tunnel bande-à-bande
Les premiers modèles du courant tunnel remontent à Evan Kane [Kane61] et traitent de la théorie générale du tunneling. Ce modèle a ensuite été raffiné par Hurkx et Schenk *Hurkx92+*Schenk97+ pour inclure l’effet tunnel assisté par pièges, et la recombinaison qui en découle ainsi que pour l’adapter aux besoins de l’époque, les fuites par effet tunnel à travers l’oxyde de grille. Les programmes de simulations TCAD actuels reposent encore sur ces modèles, dont l’optimisation s’avère complexe en raison de la faible quantité de données expérimentales par rapport au volume de données simulées. Le principal problème repose sur les valeurs des différentes variables, le modèle de Kane utilisant deux coefficients A et B, Hurkx y adjoignant une masse effective de tunneling m*. Les valeurs de A et de B, ainsi que leur dépendance sont généralement considérées comme connues dans le silicium (le modèle de Kane permettant entre autres de décrire également le GIDL, fuite de courant à travers la grille généré par la tension de drain), avec des études théoriques récentes fournissant des tables pour le cas général du SiGe [Kao12a]. La valeur de la masse effective de tunneling est plus discutée, et s’avère a priori n’être qu’un paramètre supplémentaire du modèle, utilisé, de l’aveu même de Hurkx, pour faciliter la correspondance entre théorie et mesure (pour m*=0.25m0).
Toutefois, plusieurs travaux récents et distincts proposent des améliorations significatives de ces modèles [Verhulst10][Verhulst11], voire même des modèles inédits [De Michielis13][Gnani13]. Les travaux de [Verhulst11] reprennent le modèle de Kane pour base de travail, en utilisant ensuite un double système de coordonnées, cartésiennes pour le courant tunnel longitudinal, cylindriques pour un courant dit ponctuel.
De l’autre côté du spectre se trouve *Gnani13+ qui part de l’équation de Landauer sur le courant en mode balistique dans un nanofil, puis y applique non pas un coefficient T de transparence, mais d’injection tunnel. En appliquant cette méthode aux trois possibilités d’injection tunnel dans la structure (de la source vers le canal, du canal vers le drain et directement de la source au drain) puis en la simplifiant en fonction de la situation, l’auteur obtient un modèle dont les résultats coïncident avec des simulations numériques.
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Table des matières
Introduction
I. Chapitre premier : Contexte de l’étude
A. Les limites de la microélectronique
1. Limites du MOSFET
2. Solutions possibles
a) Interrupteurs mécaniques
b) Transistors à ionisation par impact (I-MOS)
c) Les transistors à effet tunnel bande à bande
3. Modélisation des transistors à effet tunnel bande-à-bande
B. Etat de l’art du TFET
1. TFET planaire
2. Transistor à effet tunnel orthogonal
3. Hétérojonctions et ‘broken-gap’
4. Asymétrie
5. Poches de dopants
6. Changement de matériaux
C. Choix de l’étude
D. Bibliographie
II. Chapitre second : Compréhension générale du dispositif
A. Fonctionnement de base du dispositif
1. Diagrammes de bande
d) Cas nTFET
e) Cas pTFET
2. Origine des phénomènes steep-slope
a) Représentation de l’injection dans un nMOSFET
b) Représentation de l’injection dans un nTFET
B. Impact des deux jonctions sur le blocage du TFET
1. Impact sur les caractéristiques électriques et les fuites
2. Utilisation possible de structures ambipolaires
3. Méthodes de suppression de l’ambipolarité
C. Double jonction à l’état ON
1. Théorie et simulation
2. Confirmation expérimentale
3. Cas d’un TFET asymétrique
D. Superlinéarité
1. Couplage Drain-Canal
2. Effets capacitifs
E. Conclusion du chapitre second
F. Bibliographie
III. Penultième chapitre : Transistors TFETs co-integrés en technologie FDSOI planaire
A. Présentation du processus planaire tri-couche SiGe/SOI
1. Enchainement des étapes
2. Présentation des splits étudiés
B. Caractérisation des transistors MOS
1. Caractérisation physique : images MEB et TEM
2. Caractérisation électrique : ID(VG), IOFF(ION) et C(V)
C. Caractérisation des TFETs
1. Caractérisation comportementale : différencier le fonctionnement TFET
c) Modèle de Kane
d) Dépendance en température
e) Impact de la longueur de grille
2. Caractérisation électrique
f) Impact de l’épaisseur du film de SiGe
g) Matériaux à faible bandgap et hétérojonction
h) Impact de la température de recuit et meilleures performances pTFET
3. TFET hautes performances
D. Conclusion du chapitre pénultième
E. Bibliographie
IV. Ultime chapitre : Réalisation et performance de TFETs sur nanofils horizontaux
A. Présentation du processus de fabrication des nanofils
1. Avantages de la structure nanofil par rapport au FDSOI planaire
2. Canal du TFET : Enrichissement en germanium et caractérisation
B. Caractérisation des TFETs hautes performances
1. Démonstration de courants records
2. Caractérisation du fonctionnement TFET
3. Impact de la concentration en germanium du canal
4. Impact de la largeur du fil
C. Fonctionnement basse température des TFETs
1. Caractérisation électrique
2. Déductions sur les performances des TFETs nanofils
D. Conclusion de l’ultime chapitre
E. Bibliographie
V. Conclusion générale
