Les évolutions de la microélectronique

La microélectronique

Les évolutions de la microélectronique

En 1920, Julius Edgar Lilienfeld dépose un brevet décrivant la conception et le fonctionnement d’un dispositif qui ressemble au transistor MOS (Métal Oxyde Semiconducteur) actuel [1]. En 1947, trois physiciens américains du laboratoire Bell : John Bardeen, Walter Brattain et William Schockley marquent l’histoire du domaine avec l’invention du premier transistor bipolaire sur substrat de germanium pour lequel ils reçurent un prix Nobel de physique en 1956 [2]. Suivra en 1956 le premier transistor bipolaire sur un substrat de silicium, beaucoup moins cher et plus facile à élaborer, fabriqué au sein d’une jeune entreprise : Texas Instrument. En 1958, Jack Kilby conçoit le premier circuit intégré comprenant plusieurs composants (résistance, condensateurs, transistors). Un an plus tard, Jean Hoerni met au point la technologie « Planar » qui permet de réaliser facilement des composants dans un même monocristal en mettant en œuvre un procédé de masquage pour modifier certaines zones du substrat. Cette technique est présentée dans son brevet déposé en 1959 [3]. Une grande avancée est réalisée en 1960 avec la conception du premier transistor MOS par D.Kahn et M.Attala. Trois ans plus tard, F.Wanllas conçoit la technologie CMOS (complémentaire « Metal Oxide Semiconductor ») qui est basée sur l’association d’un transistor de type n et de type p. La capacité de ces transistors CMOS à réaliser des fonctions logiques simples avec un faible courant d’entrée a permis la réalisation du premier microprocesseur au monde, l’Intel 4004 en 1971 composé de 2300 transistors. En 1965, Gordon Moore cofondateur d’Intel, annonce la loi de Moore qui désigne le processus de miniaturisation avec une réduction par deux tous les 18 mois de la taille des transistors des microprocesseurs sur une puce de silicium . Cette loi empirique s’est imposée comme un modèle économique pour décrire l’évolution technologique des circuits intégrés.

La miniaturisation des transistors entraine une amélioration des performances des circuits intégrés. En effet, la vitesse de fonctionnement des dispositifs augmente avec la réduction des dimensions des transistors permettant une plus grande capacité de calcul. De plus, l’augmentation de la densité d’intégration des transistors implique également une réduction du coût de production d’une fonction élémentaire. A titre d’exemple, le coût d’un transistor sur un circuit intégré a été réduit par 60 en 15 ans [5]. Afin de poursuivre cette évolution des performances, le SIA (Semiconductor Industry Association) met au point depuis 2010 une feuille de route établie par l’ITRS (International Technology Roadmap for semiconductors) tous les ans. Son rôle est de déterminer toutes les exigences et prédictions liées à la réduction des dimensions des transistors ainsi que les principaux axes de recherche de ce domaine.

Aujourd’hui, la loi de Moore est néanmoins dépassée. Les plus petites dimensions des circuits intégrés en phase de développement sont inférieures à la dizaine de nanomètre et, à cette échelle de grandeur, les effets physiques rencontrés sont de plus en plus complexes. Dans ce contexte, il est donc nécessaire d’évaluer de nouvelles pistes. L’introduction de nouveaux matériaux ainsi que des nouvelles architectures est ainsi envisagée afin d’optimiser le fonctionnement des transistors CMOS, qui sont la brique de base de la microélectronique.

Les transistors CMOS

Le transistor MOS permet de moduler le courant électrique circulant entre deux électrodes de la source vers le drain, via une tension appliquée sur une troisième électrode appelée la grille. En appliquant une tension sur la grille, il est possible de commander l’état conducteur ou isolant du transistor, rendant le transistor équivalent à une commande binaire. Par analogie, on peut comparer l’empilement métal/oxyde/semi-conducteur du transistor à un condensateur composé de deux électrodes (le métal et le semiconducteur). Lorsqu’une tension est appliquée entre les deux électrodes de ce condensateur, des charges de signe opposé s’accumulent de part et d’autre de l’oxyde de grille. En appliquant une différence de potentiel entre les deux extrémités de l’électrode semiconducteur, les charges ainsi créées, dont les porteurs peuvent être des électrons e- ou des trous h+ , sont mises en mouvement (effet de champ) . Le type de porteurs majoritaires dans les transistors est défini par la nature des atomes utilisés pour doper le substrat de silicium et former les jonctions. Il existe alors deux types de transistor : les transistors n-MOS lorsque les porteurs de charge majoritaires sont des électrons et les transistors p-MOS lorsque les porteurs de charge majoritaires sont des trous.

Le transistor MOS, est composé d’une électrode de grille, généralement en Si polycristallin, et d’un substrat semiconducteur en Si monocristallin dopé de type N ou P. Le substrat et l’électrode sont séparés par un diélectrique de grille en oxyde de silicium. On intègre ensuite deux régions au substrat : le drain et la source dont le dopage est de type opposé à celui du substrat. Entre ces deux régions se trouve le canal qui permet le passage des porteurs minoritaires entre la source et le drain. Pour un substrat dopé de type P, la source et drain auront ainsi un dopage de type N et le transistor sera dénommé p-MOS. Pour un transistor n-MOS, les dopages du substrat, de la source et du drain seront inversés.

Le transistor MOS consiste à moduler la densité de porteurs de charges dans le canal en jouant sur la polarisation de la grille (VG) qui permet, grâce au bias généré par le champ électrique, d’attirer une quantité de porteurs depuis les réservoirs (source et drain) à la surface du semiconducteur. En appliquant un champ électrique longitudinal (VDS), une couche conductrice appelée « couche d’inversion » est formée au niveau de la surface du semiconducteur. Il existe deux grands régimes de fonctionnement pour le transistor MOS définis par le seuil du transistor, lui-même décris par la tension de seuil notée Vth. Cette tension correspond à la tension nécessaire à appliquer à la grille pour créer une couche d’inversion. Dans le cas d’un n-MOS, cela signifie que la concentration des porteurs minoritaires en surface (électrons dans le cas du n-MOS) sera égale à la concentration des porteurs majoritaires dans le substrat (trous dans le cas du n MOS). Lorsqu’une tension VG inférieure à la tension Vth est appliquée au niveau de l’électrode de grille, le transistor est en régime bloqué dit régime d’inversion faible. Dans le cas inverse où cette tension est supérieure à Vth, le transistor est en régime passant dit régime d’inversion forte. Chacun de ces régimes fait apparaître trois sous-régimes qui dépendent de la valeur de la tension de drain [7]:

– le régime linéaire ou « ohmique » pour lequel la densité de porteurs est uniforme le long du canal (dans ce cas, la tension de drain VD est très faible ; c’est à dire très inférieure à VG). Le transistor se comporte comme une résistance variable où le courant de drain augmente linéairement par rapport à la tension de grille.
– Le régime non linéaire ou « Quadratique » est un régime intermédiaire où la densité de porteurs dans le canal n’est pas uniforme entre la source et le drain (Zone de raccordement).
– Le régime « saturé » est un régime dans lequel la densité de porteurs au niveau du drain devient très faible. Le canal est dit pincé. Ce régime apparait pour VD> VG-Vth et dans ce cas le courant de drain devient indépendant de VD.

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Table des matières

Chapitre I- Introduction générale
I.1 La microélectronique
I1.1 Les évolutions de la microélectronique
I1.2 Les transistors CMOS
I.2 Les enjeux de la miniaturisation et les améliorations actuelles
I2.1 Problèmes de fonctionnement liés à la miniaturisation
I2.2 Les matériaux innovants
I.3 Les architectures alternatives
I3.1 La technologie silicium sur isolant (SOI)
I3.2 Dispositifs multigrilles
I.4 La gravure dans la microélectronique
I4.1 La gravure humide
I4.2 La gravure plasma
I.5 L’état des lieux de la gravure isotropique de Silicium et silicium germanium
I5.1 La gravure sèche
I5.2 La gravure humide
I.6 Objectifs de la thèse
Chapitre II- Dispositif expérimental
II.1 Présentation des échantillons
II1.1 Hétéroépitaxie
II1.2 Si-Silicium Germanium
II1.3 L’hétéroépitaxie Si-SiGe par dépôt chimique en phase vapeur
II.2 Les équipements de gravure
II2.1 Gravure plasma: ALLEGRO CDE 300 mm
II2.2 Gravure humide
II.3 Présentation des techniques de caractérisations
II3.1 Caractérisation dimensionnelle et morphologique
II3.2 Caractérisations physicochimiques
Chapitre III- Etude du procédé de gravure plasma sélective de Si versus Si0.7Ge0.3
III.1 Mise en place des conditions de l’étude
III.2 Paramètres de gravure
III2.1 Influence des flux des gaz injectés : CF4/ N2/ O2
III.3 Influence du temps de gravure
III3.1 La gravure de Si
III3.2 La gravure de SiGe
III.4 Optimisation de la sélectivité du procédé de gravure
III4.1 Variation des paramètres de la machine
III4.2 Influence des prétraitements oxydants
III.5 Conclusion du chapitre III
Chapitre IV- Etude du procédé de gravure plasma sélectif de Si versus Si0.7Ge0.3 sur plaques patternées
IV.1 Application du procédé de gravure sur les empilements avec un CD de 20 nm
IV.2 Etude du phénomène d’arrêt de gravure
IV2.1 Influence de l’état d’oxydation de la surface gravée
IV2.2 Influence de la nature du substrat
IV2.3 Influence de la composition de l’alliage SiGe
IV2.4 Influence des épaisseurs de l’empilement
IV2.5 Etude par simulation des contraintes appliquées sur l’empilement étudié
IV2.6 Influence des paramètres de gravure
IV.3 Conclusion du chapitre IV
Chapitre V- Gravure humide alcaline du Si sélectivement au Si0.7Ge0.3
V.1 Conditions expérimentales
V.2 Investigation de plusieurs chimies de gravure alcalines
V2.1 Cinétique et sélectivité de gravure
V2.2 Analyses des surfaces après gravure
V2.3 Mécanismes de la gravure alcaline
V2.4 Rugosité de surface après gravure
V2.5 Anisotropie des chimies étudiées : caractérisation MEB des motifs
V.3 Impacte de l’addition d’un agent oxydant sur l’isotropie de la chimie NH4OH
V3.1 Cinétique et sélectivité de gravure
V3.2 Analyses des surfaces après gravure
V3.3 Mécanismes de gravure
V3.4 Rugosité de surface après gravure
V3.5 Gravure des motifs
V.4 Conclusion du chapitre V
Conclusion Général
Bibliographie

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