Les diélectriques : des interconnexions à l’empilement 3D

En 1965, Gordon Moore, l’un des co-fondateurs d’Intel, a énoncé une loi empirique qui prédit un doublement du nombre de transistors par puce tous les ans. Bien que révisée à un doublement tous les 18 mois en 1975, cette loi est restée la feuille de route des entreprises du domaine de la microélectronique jusqu’au début des années 2010 [1]. Aujourd’hui, on observe un ralentissement de l’accroissement de la densité d’intégration. On assiste à la montée en puissance d’autres schémas d’intégration dont une approche 3D. Comme il sera vu par la suite, une intégration 3D est conditionnée entre autres par l’utilisation d’un isolant de faible permittivité diélectrique à insérer entre les couches actives. Ce chapitre a pour but de retracer l’histoire de l’utilisation des diélectriques dans le domaine de la microélectronique, depuis le développement initial jusqu’aux applications 3D séquentielle. Les problématiques rencontrées lors du développement de tels matériaux y sont développées.

La microélectronique

La brique technologique la plus connue de la microélectronique est le transistor à effet de champ [2]. Il est réalisé à l’aide d’une succession d’étapes de fabrication définissant le cœur des circuits intégrés. Dans le but de diminuer le coût d’un circuit intégré et d’augmenter sa performance, le nombre de transistors par puce a augmenté de façon exponentielle au cours des années. Afin d’atteindre cet objectif, les fabricants ont réduit les dimensions des transistors jusqu’à 5 nm, souhaitant continuer au-delà. Néanmoins, la réduction des dimensions amène d’autres problèmes et notamment l’amplification des effets parasites (diaphonie, fuites). Ainsi, plusieurs technologies en rupture ont été proposées pour contourner ces difficultés comme l’intégration 3D séquentielle [3]. Très prometteuse, cette approche permettrait un gain de place, une augmentation de la puissance et des performances.

Les interconnexions dans la microélectronique 

En microélectronique, il est de coutume de diviser la phase de fabrication du transistor en deux : Front-End-Of-Line (FEOL) et Back-End-Of-Line (BEOL). Ainsi, il est possible de séparer la partie active des circuits intégrés de la partie passive. Ces étapes technologiques permettent de faire passer les informations d’un transistor à l’autre.

— Le FEOL, première partie active des circuits intégrés : elle regroupe la conception des transistors Metal Oxyde Semiconductor (MOS), des condensateurs ou résistances sur substrat de Silicium. On parle de nœud technologique, faisant référence à la longueur de la grille des transistors puis au demi-pas de répétition des lignes métalliques jusqu’aux années 2000. Aujourd’hui, cette valeur ne fait référence à aucune dimension caractéristique. Cette partie comprend aussi la fabrication des plots de tungstène servant de connexions entre les drains, sources et grilles (cas du MOS) au premier niveau de métallisation.

— Le BEOL, seconde partie passive des circuits intégrés : elle regroupe l’ensemble des niveaux métalliques jusqu’au dernier niveau en aluminium. Elle se compose de lignes métalliques connectant les transistors entre eux, isolées par des couches de matériaux diélectriques de différentes natures. Elle est construite sur plusieurs niveaux de routage.

Problématiques des interconnexions

Les structures étant de plus en plus complexes avec un enchevêtrement élevé, le temps de propagation du signal électrique au sein d’un circuit intégré est une problématique importante [6, 7]. Il provient de deux contributions : le temps de commutation des transistors et le temps de propagation à travers les lignes d’interconnexions. Au fil des années, le temps de commutation a diminué avec l’évolution des nœuds technologiques (réduction de la taille de grille). Pour les technologies les plus avancées, entre 11 et 13 niveaux d’interconnexions sont nécessaires pour relier plusieurs milliards de transistors entre eux. Malgré l’utilisation de règles de dessin précises au regard des fonctionnalités souhaitées, le temps de propagation à travers les lignes a augmenté drastiquement. Il est devenu largement prédominant pour les technologies récentes [7].

Délai de propagation du signal dans les interconnexions

Le délai de commutation est proportionnel au carré de la longueur du canal L, distance entre la source et le drain. Il correspond au temps de transit d’un électron entre ces deux entités. Ainsi, la miniaturisation des dispositifs limite ce temps de transit τ . Actuellement, le facteur limitant du temps de propagation du signal électrique est devenu principalement contrôlé par le délai de propagation dans les interconnexions [8]. Le délai de propagation dans une ligne métallique d’interconnexion peut être simplement schématisé par un modèle RLCG. ce dernier prend en compte la résistance des lignes (R), les effets inductifs (L), la capacité inter-lignes (C) et les pertes diélectriques (G) dans les isolants. Cependant, les courants de fuite des matériaux utilisés sont faibles aux tensions de travail et l’effet résistif est prépondérant en comparaison à l’effet inductif pour des fréquences inférieures au GHz [9].

Solutions technologiques envisagées jusque-là

Durant les années 1990, une technologie de rupture fut nécessaire pour le remplacement des interconnexions multiniveaux Al/SiO2. En effet, ces structures permettent l’intégration de fonctions complexes sur une puce mais montrent une dégradation de la constante de temps τ avec la réduction des dimensions des transistors. Les recherches se tournent alors vers le choix d’un métal moins résistif et plus résistant à l’électromigration associé à un isolant à plus faible constante diélectrique. L’Aluminium (Al) est remplacé par le cuivre (Cu). La résistivité du Cu étant sensiblement plus faible (ρAl = 2, 65 µΩ.cm > ρCu = 1, 67 µΩ.cm) au niveau massif. Le délai de propagation du signal est alors plus faible et le courant plus important dans les lignes [10, 11]. Cependant, son utilisation entraine des problèmes lors de l’étape de gravure dûs au fait que le Cu se grave difficilement [12]. Une nouvelle architecture, dite double-damascène, voit le jour. Elle est basée sur un dépôt électrochimique de Cu dans les vias suivi par une planarisation par Polissage Mécano-Chimique (CMP). De nombreux articles décrivent cette technologie [13, 14]. L’introduction du Cu a ainsi permis de réduire la composante R du produit τ = R*C.

Solutions technologiques 3D

D’autres voies technologiques, en rupture avec la loi de Moore, se développent en vue de dépasser les limitations des circuits intégrés actuels. Augmenter le nombre de transistors par puce devient de plus en plus complexe. Une approche alternative devient donc un besoin (voire une nécessité). Une des solutions envisagée est l’intégration 3D de transistors. Le principe est d’augmenter la densité de transistors par puce en utilisant la troisième dimension lors du procédé de fabrication. Dans le cas d’une intégration 3D séquentielle, la longueur des lignes de routage entre deux transistors se trouve réduite. Une réduction de leur résistance est obtenue. Une diminution de la consommation énergétique est possible avec un gain de performance et de puissance [19].

Il existe deux grandes familles d’intégration 3D :

— L’intégration de type parallèle : deux plaques sont fabriquées séparément puis collées et contactées via des Through-Silicon Via (TSV). Les TSV sont des contacts à travers le substrat de silicium permettant de réaliser l’empilement tridimensionnel.
— L’intégration séquentielle ou monolithique : les niveaux de transistors sont fabriqués les uns après les autres séquentiellement [20]. Ces notions seront développées plus en détails par la suite.

L’intégration 3D

Augmentation des fuites de grille, augmentation des consommations dynamiques et statiques, effets canaux courts et variabilité sont autant de problématiques qui limitent les performances des transistors (en plus des délais de communication dans les interconnexions). De multiples bénéfices sont donc possibles en empilant des transistors sur deux étages. Avec la réduction extrême des dimensions, l’intégration 3D n’est plus vue comme une voie de garage mais comme une solution viable pour l’industrie. Deux grandes voies technologiques existent pour réaliser un empilement en 3 dimensions : l’intégration de type parallèle et l’intégration de type séquentielle.

Table des matières

Introduction générale
1 Les diélectriques : des interconnexions à l’empilement 3D
1.1 La microélectronique
1.1.1 Les interconnexions dans la microélectronique
1.1.2 Problématiques des interconnexions
1.2 L’intégration 3D
1.2.1 Intégration parallèle
1.2.2 Intégration séquentielle
1.2.3 Le BEOL intermédiaire (iBEOL)
1.3 Les matériaux diélectriques
1.3.1 Origines physiques de la constante diélectrique
1.3.2 Historique des diélectriques « low-κ » pour les interconnexions
1.3.3 État de l’art des diélectriques « low-κ » à hautes températures
1.4 Objectifs de la thèse
2 Techniques de dépôt et de caractérisation
2.1 Réalisation des diélectriques « low-κ »
2.1.1 Principe des dépôts chimiques en phase vapeur assistés par plasma
2.1.2 Couches minces SiOCH
2.1.3 Réalisation des lignes d’interconnexions
2.1.4 Présentation des empilements utilisés
2.1.5 Structures de tests et méthodes de tests
2.2 Techniques de caractérisations
2.2.1 Ellipsométrie spectroscopique et porosimétrie
2.2.2 Diffusion centrale des rayons X aux petits angles en incidence rasante
2.2.3 Spectroscopie infrarouge à transformée de Fourier
2.2.4 Spectroscopie infrarouge en mode réflexions internes multiples
2.2.5 Caractérisations électriques
2.2.6 Traitements thermiques
2.3 Conclusions sur les techniques de dépôt et de caractérisations
3 Fiabilité de diélectriques low-κ recuits à hautes températures
3.1 Notions de base de fiabilité
3.1.1 Introduction à la fiabilité
3.1.2 Modèle de durée de vie
3.2 Suivi des phénomènes physiques
3.2.1 Extraction des paramètres nécessaires à l’analyse de la fiabilité du diélectrique
3.2.2 Modes et mécanismes de conduction
3.2.3 Extraction de la durée de vie
3.3 Impacts des budgets thermiques
3.3.1 Étude électrique du diélectrique 2.5
3.3.2 Influence de la barrière de diffusion
3.3.3 Intégration du couple Cu/ULK dans les lignes d’interconnexions
3.4 Conclusions sur la fiabilité du diélectrique low-κ
4 Évaluation des propriétés physico-chimiques des diélectriques low-κ recuits à hautes températures
4.1 Influence du taux de porosité
4.1.1 Méthode employée pour modifier la porosité
4.1.2 Analyse et choix du taux de porosité
4.2 Évolution de la structure chimique du matériau
4.3 Influence de la cinétique de recuit
4.4 Influence de la température de recuit
4.4.1 Épaisseur et densité de la couche mince
4.4.2 Modification de la porosité
4.4.3 Observation du dégazage d’espèces chimiques
4.5 Présence de défauts dans le volume
4.5.1 Calcul de la bande interdite Eg
4.5.2 Mise en évidence de défauts dans le matériau
4.5.3 Analyse des défauts paramagnétiques
4.5.4 Liens avec la fiabilité
4.6 Conclusion sur l’évolution des propriétés physico-chimiques
Conclusion
Annexes

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