Soutenance mémoire
CONVERTISSEURS CNA DE TYPE NYQUIST
LES CNA PARALLELES
Les concepteurs utilisent différentes techniques pour implémenter les CNA parallèles: la pondération de tension, de courant et la redistribution de charges. Parmi les configurations des CNA parallèles, les CNA à redistribution de charges sont les plus utilisées. Les CNA parallèles sont rapides et aussi utilisés dans les applications de faible résolution. En revanche leur consommation de puissance est considérable. Des techniques ont été mises au point pour réduire leur consommation de puissance.
CNA PAR PONDERATION DE TENSION :Dans les convertisseurs par pondération de tension, le mot binaire en entrée est converti en courant à partir duquel une tension analogique est générée en sortie.
CNA PAR PONDERATION DE COURANT :Cette configuration est basée sur la génération de courants proportionnellement au code numérique d’entrée. La structure classique des CNA à courant à N-bits (ou à sources de courant unaires) utilise 2? − 1 sources de courant identiques . Un code thermomètre connecte ces sources de courant à la masse ou à la sortie ????. Les principaux inconvénients de cette structure sont : la complexité, la grande consommation de puissance et la faible vitesse due à l’usage d’un décodeur binaire-thermomètre .
CNA A REDISTRIBUTION DE CHARGE :L’architecture des CNA à redistribution de charge est basée sur la division de charge à travers un réseau de capacités. Un CNA à redistribution de charges, de résolution N, est constitué de N capacités pondérées, d’une capacité de terminaison telle la capacité totale soit 2?? et d’un amplificateur opérationnel en mode suiveur. La conversion s’effectue en deux phases : Au cours de la première phase, l’interrupteur Reset est fermé et les condensateurs sont alors déchargés. A la deuxième phase, l’interrupteur Reset est ouvert et le signal numérique d’entrée connecte chaque condensateur à Vref ou à la masse générant ainsi une tension de sortie qui est fonction de la division de tension entre les condensateurs.
LES CNA PIPELINES
Un CNA pipeline de résolution N nécessite N étages de conversion . À chaque cycle d’horloge, chaque étage, constitué de commutateurs, d’échantillonneur-bloqueur et d’amplificateur, effectue une conversion de 1 bit . Dépendamment de la valeur du bit d’entrée, la tension Vref ou 0 (la masse) est ajoutée à la sortie de l’étage précédent. Le résultat ainsi obtenu est envoyé à l’étage suivant.
CAN A SUR-ÉCHANTILLONNAGE : SIGMA-DELTA
Le convertisseur de type sigma-delta, qui possède une résolution très élevée comparée aux autres convertisseurs, est de loin le CAN à sur-échantillonnage le plus utilisé.
Il est utilisé dans les applications nécessitant une faible bande passante et une grande résolution . C’est ainsi qu’on retrouve ces convertisseurs dans les applications de mesure de précision. L’architecture sigma-delta est constituée d’un intégrateur, d’un comparateur, d’un CNA et d’un soustracteur. Son principe de fonctionnement est le suivant : La sortie du CNA est soustraite du signal d’entrée, ensuite intégrée et convertie en un mot binaire. Le sigma-delta utilise le sur échantillonnage et la technique de mise en forme du bruit afin d’envoyer le bruit de basse fréquence loin de sa bande passante. Cette configuration entraîne une augmentation du rapport signal-bruit du convertisseur.
CAN DE TYPE APPROXIMATION SUCCESSIVE
Pour effectuer la conversion des données, le type approximation successive utilise un seul comparateur sur plusieurs cycles d’horloges. Ce convertisseur est utilisé dans le contrôle industriel et les applications alimentées par des batteries. Son architecture est constituée d’un comparateur, un CNA et un registre à approximation successive .Son principe est basé sur la comparaison du CNA au signal d’entrée analogique et ce, pour chaque bit. Lorsque le signal d’entrée est plus grand que la sortie du CNA, le bit comparé est validé (mise à «1») et on passe au bit suivant. Dans le cas contraire (c’est-à-dire lorsque le signal d’entrée est plus petit que la sortie du CNA), le bit comparé est mis «0» et on compare le bit suivant. La procédure de comparaison continue de cette façon jusqu’à ce qu’on atteigne le bit le moins significatif. C’est donc une méthode itérative basée sur une recherche par dichotomie. Dans cette configuration, le temps de conversion dépend du nombre de bits et de l’horloge utilisée.
CAN DE TYPE FLASH UTILISANT DES INVERSEURS COMME COMPARATEURS
Dans l’optique de réduire la complexité du CAN avec la réduction à l’échelle, une autre architecture de CAN de type flash fut proposée. Le comparateur utilisé dans cette architecture est basé sur la tension seuil d’un inverseur. Cette tension seuil est utilisée comme tension de référence dans le comparateur. Cette technique de quantification, basée sur le seuil de l’inverseur remplace valablement les comparateurs analogiques conventionnels. Ceci permet d’obtenir une conversion plus rapide et de réduire les multiples nœuds du comparateur analogique. Cependant, afin d’obtenir différentes tensions de référence, cette approche se base sur la variation de la taille des transistors (notamment leur largeur). C’est une approche custom design. Ainsi le manque de flexibilité est un préjudice si l’on désire passer d’une technologie à l’autre.
Rappelons que Segura et Tangel furent les pionniers de cette technique . Par la suite, plusieurs chercheurs ont mis à contribution leurs efforts pour optimiser les performances de ce nouveau type de CAN utilisant des inverseurs comme comparateurs .Par ailleurs, la technique de la suppression dynamique du décalage en tension est utilisée pour accroître le SFDR qui est une caractéristique dynamique du CAN.
Comparée aux autres approches de conception des convertisseurs CAN de type flash, celle utilisant les inverseurs possède une vitesse d’échantillonnage assez élevée, une faible consommation de puissance et un encombrement spatial réduit .
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Table des matières
CHAPITRE 1 INTRODUCTION GÉNÉRALE
1.1 CONTEXTE GENERAL
1.2 PROBLEMATIQUE
1.3 OBJECTIF
1.4 METHODOLOGIE
1.5 STRUCTURE DE LA THESE
CHAPITRE 2 NOTIONS FONDAMENTALES
2.1 INTRODUCTION
2.2 CARACTERISTIQUES PRIMAIRES
2.2.1 FREQUENCE D’ECHANTILLONNAGE : fsampling
2.2.2 RESOLUTION : N
2.3 PARAMETRES DE PERFORMANCE
2.3.1 PARAMETRES STATIQUES D’UN CNA
2.3.1.1 ERREUR DE DECALAGE ET ERREUR DE GAIN
2.3.1.2 ERREURS DE NON-LINEARITE DIFFERENTIELLE ET INTEGRALE
2.3.2 PARAMETRES DYNAMIQUES D’UN CNA
2.3.2.1 RAPPORT SIGNAL SUR BRUIT (SNR)
2.3.2.2 RAPPORT SIGNAL SUR BRUIT ET DISTORSION (SNDR)
2.3.2.3 DYNAMIQUE DE CODAGE (SFDR)
2.3.2.4 TAUX DE DISTORSION HARMONIQUE (THD)
2.3.2.5 NOMBRE DE BITS EFFECTIFS (ENOB)
2.3.3 PARAMETRES STATIQUES D’UN CAN
2.3.3.1 ERREUR DE DECALAGE ET ERREUR DE GAIN
2.3.3.2 ERREUR DE NON-LINEARITE DIFFERENTIELLE
2.3.3.3 ERREUR DE NON-LINEARITE INTEGRALE
2.4 CONCLUSION
CHAPITRE 3 ARCHITECTURE DE CONVERTISSEURS DE DONNÉES
3.1 INTRODUCTION
3.2 ARCHITECTURES DE CONVERTISSEURS NUMERIQUE-ANALOGIQUES
3.2.1 CONVERTISSEURS CNA DE TYPE NYQUIST
3.2.1.1 LES CNA PARALLELES
3.2.1.1.1 CNA PAR PONDERATION DE TENSION
3.2.1.1.2 CNA PAR PONDERATION DE COURANT
3.2.1.1.3 CNA A REDISTRIBUTION DE CHARGE
3.2.1.2 LES CNA PIPELINES
3.2.2 CONVERTISSEURS CNA A SUR-ECHANTILLONNAGE : SIGMA-DELTA
3.2.3 AUTRES CONVERTISSEURS CNA
3.2.4 SYNTHESE DES CNA
3.3 ARCHITECTURES DE CONVERTISSEURS ANALOGIQUE-NUMERIQUES
3.3.1 CAN DE TYPE NYQUIST
3.3.1.1 CAN FLASH
3.3.1.2 CAN DE TYPE APPROXIMATION SUCCESSIVE
3.3.1.3 CAN DE TYPE PIPELINE
3.3.2 CAN A SUR-ÉCHANTILLONNAGE : SIGMA-DELTA
3.3.3 AUTRES CONVERTISSEURS CAN HAUTES VITESSES ET TECHNIQUES DE CORRECTION
3.3.3.1 AUTRES CONVERTISSEURS CAN HAUTES VITESSES
3.3.3.2 TECHNIQUES DE CORRECTION
3.3.4 CAN DE TYPE FLASH UTILISANT DES INVERSEURS COMME COMPARATEURS
3.3.5 SYNTHÈSE DES CAN
3.4 CONCLUSION
CHAPITRE 4 CONVERTISSEUR NUMÉRIQUE-ANALOGIQUE FLASH BASÉ SUR LES CELLULES NORMALISÉES
4.1 INTRODUCTION
4.2 ARCHITECTURE DU CNA PROPOSÉ
4.3 RELATION ENTRÉE-SORTIE DU CONVERTISSEUR
4.4 OPTIMISATION DU CNA
4.5 CONCEPTION DU CNA AU NIVEAU TRANSISTOR
4.5.1 RÉSULTATS DE SIMULATIONS
4.5.2 SENSIBILITÉ DU CNA AUX VARIATIONS DE PROCÉDÉ ET AUX MÉSAPPARIEMENTS
4.6 CONCLUSION
CHAPITRE 5 CONVERTISSEUR ANALOGIQUE-NUMÉRIQUE FLASH BASÉ SUR LES CELLULES NORMALISÉES
5.1 INTRODUCTION
5.2 ARCHITECTURES DE CONVERTISSEURS CAN A 3 BITS PROPOSEES
5.2.1 PREMIERE APPROCHE DE CONCEPTION DU CAN A 3 BITS
5.2.1.1 ARCHITECTURE CAN A 3 BITS
5.2.1.2 AUTRE CONFIGURATION DU CAN A 3 BITS AVEC LINEARITÉ AMELIORÉE
5.2.1.2.1 OPTIMISATION DE LA NOUVELLE ARCHITECTURE DU CAN
5.2.1.2.2 SENSIBILITÉ DU CAN AUX VARIATIONS DE PROCÉDÉ, DE TEMPÉRATURE ET D’ALIMENTATION
5.2.2 DEUXIEME APPROCHE DE CONCEPTION DU CAN A 3 BITS
5.2.2.1 ARCHITECTURE CAN A 3 BITS
5.2.2.2 CONCEPTION DU CAN À 3 BITS AU NIVEAU TRANSISTOR
5.2.3 CONCEPTION DU CAN SUR UNE GRANDE PLAGE DYNAMIQUE
5.2.3.1 ARCHITECTURE DE CAN PROPOSÉE
5.2.3.2 ANALYSE THEORIQUE DU CAN PROPOSÉ
5.2.3.3 RESULTATS DE SIMULATION
5.3 CONCLUSION
CHAPITRE 6 ARCHITECTURE ET IMPLÉMENTATION DU CAN FLASH À 4 BITS
6.1 INTRODUCTION
6.2 ARCHITECTURE DU CAN A 4 BITS
6.2.1 RESULTATS DES SIMULATIONS
6.2.2 COMPARAISON DU CAN PROPOSE AVEC CEUX DE LA LITTERATURE
6.3 DESSIN DES MASQUES ET IMPLEMENTATION DU CAN A 4 BITS
6.3.1 TESTS SUR PUCE
6.3.1.1 ANALYSE STATIQUE
6.3.1.2 ANALYSE DYNAMIQUE
6.3.1.3 PLAGES DE VARIATION
6.3.1.4 RESUME DES PERFORMANCES
6.4 CONCLUSION
CHAPITRE 7 APPLICATION DU CNA PROPOSÉ
7.1 INTRODUCTION
7.2 APPLICATION DU CNA DANS LA REDUCTION DE LA GIGUE DU FRPS
7.2.1 BREF APERÇU SUR LE FRPS
7.2.2 RÉDUCTION DE LA GIGUE CRÊTE-À-CRÊTE SUR LE FRPS
7.2.2.1 ARCHITECTURE DU SYSTEME DE REDUCTION DE LA GIGUE
7.2.3 RESULTATS ISSUS DE LA SIMULATION ET DU FPGA
7.2.3.1 RÉSULTATS DE LA SIMULATION
7.2.3.2 RESULTATS EXPERIMENTAUX
7.3 CONCLUSION
CHAPITRE 8 CONCLUSIONS GÉNÉRALES ET PERSPECTIVES
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