Le transistor MOS : évolution de l’architecture du composant logique de base

Le transistor MOS : évolution de l’architecture du composant logique de base

La fonction logique

Il existe principalement deux grands types de transistors, les bipolaires et les unipolaires aussi nommés MOSFET (Metal Oxyde Semiconductor). Ces derniers se sontimposés à l’intégration grande échelle. Lors de la fabrication des MOSFET les matériaux utilisés sont principalement semi-conducteurs avec pour principal intérêt d’avoir des propriétés électriques paramétrables avec l’insertion d’impuretés. Ce procédé nommé dopage consiste en l’implantation de deux types d’espèces :
– Pentavalentes tels que le phosphore ou l’arsenic donneurs d’électrons. Le dopage est alors dit de type N.
-Trivalentes tel que le bore donneur de « trous » qui sont en réalité des accepteurs d’électrons, le dopage est ici dit de type P.

Après implantation il s’établit donc une zone en extrême surface de silicium constituant un réservoir de charges, c’est la zone active (ZA). Cette zone possède la particularité d’être de résistivité variable sous l’influence d’un champ électrique. Un contrôle électrostatique de la conductivité du matériau est donc possible. Il s’effectue en pratique via la grille, qui est constituée d’un contact métallique séparé de la ZA par une couche d’oxyde d’où l’origine de l’appellation métal-oxyde-semi-conducteur (MOS), contrôlée par effet de champ (FET). Le transistor est relié à une source d’électrons via la « source » et à la masse via le « drain » (figure I-5). Ces deux zones sont dopées de façon opposées à la zone qui les sépare : le canal de conduction. Avec l’application d’un potentiel V sur la grille, un champ ?⃗ se met en place par accumulation de charge au niveau de l’isolant dont les surfaces opposées forment alors un condensateur. Les porteurs minoritaires y sont attirés ce qui crée une zone de déplétion de charges. Lorsque le drain et la source sont dopés N les électrons sont alors les porteurs de charge et le potentiel appliqué à la grille doit être supérieur à ??ℎ, la tension de seuil, afin d’autoriser la formation du canal de conduction. Si le dopage est de type P pour la source et le drain, le transistor fonctionne alors en inverseur et le courant ne peut passer que si la tension de grille est telle que ?? < ??ℎ .

Au fil des années, les progrès dans le domaine des matériaux ont permis de nombreuses évolutions qui ont été mises au service des performances. Les matériaux de type « high-K » tels que HfO2 se sont substitués à l‘oxyde de silicium de l’isolant et la zone active a été remplacée par un alliage SiGe. La grille métallique de départ a été remplacée par du polysilicium mais l’acronyme MOS en référence à cette ancienne grille en métal est conservée par abus de langage. L’ensemble de ces améliorations ont eu pour conséquence l’amélioration de la vitesse des porteurs de charges et la limitation des courants de fuite ce qui a permis jusqu’à présent de repousser toujours plus les limites de la réduction de taille des composants.

Dans la pratique, du fait du phénomène de dégradation du niveau logique qui pourrait entrainer des dissipations thermiques importantes, la fonction logique ne peut être simplement réalisée par un unique type de transistor. Afin d’y remédier la solution a été la juxtaposition des transistors de type n-MOS et p-MOS de fonctions inverses câblés en série sous le principe d’une porte NAND. Les circuits intégrés sont alors composés de deux réseaux de transistors de type N et P et fonctionnent de façon complémentaire, c’est l’architecture CMOS pour « Complementary » -MOS.

L’évolution des architectures de transistors MOS

Il a été possible de voir précédemment que le transistor MOSFET était basé sur le contrôle électrostatique des charges dans le canal de conduction. Le champ électrique se met en place au niveau des deux surfaces opposées parallèles de l’isolant grâce à l’accumulation des charges selon un principe similaire au condensateur. Or, ces surfaces sont rectangulaires, d’où l’appellation de transistors 2D ou « planar » ; le contrôle électrostatique s’effectuant selon deux dimensions. Ce type d’architecture basique de transistor reste inchangé pendant de nombreuses années jusqu’à l’approche des nœuds technologiques d’une dizaine de nanomètre. Avec la réduction croissante des dimensions, une limite physique s’est imposée aux fabricants. En effet, le rapprochement de la source et du drain a entraîné l’apparition d’effets tunnels, propriété de la physique quantique propre aux dimensions nanométriques. Les électrons présents à la source par la mise sous tension du transistor peuvent alors surpasser la barrière de potentiel ce qui entraîne leur passage dans le canal de conduction sans possibilité de contrôle électrostatique. A partir des nœuds 22nm, la maîtrise du courant de fuite n’était alors plus suffisante avec l’architecture 2D conventionnelle [King2005]. Deux voies basées sur le même principe sont alors apparues afin de contrer ce phénomène. Ce principe consiste à limiter géométriquement les dimensions du canal de conduction ce qui mène à sa meilleure maitrise [Karel2016]. Une première voie exploite alors la technologie FD-SOI (Full Depleted Silicon on Insulator) de Soitec® pour le compte du fabricant ST Microelectronics®. Ce substrat particulier est constitué d’une couche d’oxyde de 15 à 25nm créée au-dessous d’une couche d’épaisseur fixée de silicium monocristallin comprise entre 12 et 15nm, l’ensemble étant réalisé par le procédé SmartCutTM. Le canal de conduction qui se forme dans cette fine couche de silicium à l’état ON du transistor, est alors compris entre les deux isolants et se trouve donc bien mieux maîtrisé par le champ électrique de la grille [Colinge1991] [Leray1996].

La seconde voie explore l’architecture « FinFET » qui va encore plus loin avec l’élévation de la zone active sous forme d’ailette verticale. Avec cette architecture le canal de conduction est entouré directement par la grille séparée par l’isolant. Le contrôle électrostatique du canal de conduction s’effectue tout autour de l’ailette selon les trois surfaces de contact et non plus selon une unique surface plane située au-dessus comme cela était le cas en 2D. Il est donc contrôlé selon une direction supplémentaire d’où l’appellation « architecture 3D ».

Cette nouvelle architecture entre en rupture avec l’architecture 2D qui prédominait jusque là pour la fabrication des transistors MOS. Elle ouvre un champ de possibilités bien plus étendu pour les générations suivantes de transistors [Tang2001]. Basé sur cette solution est apparue l’architecture « tri-gate » composée de plusieurs ailettes verticales en parallèle avec pour objectif l’augmentation de la densité de courant par la multiplication des zones actives traversant la grille. Cela permet d’atteindre les nœuds technologiques sub-10nm. Récemment est apparue l’architecture « GAA stacked nanowires » (Gate All Around) qui a pour objectif d’atteindre les nœuds sub-7nm . Elle se compose d’un ensemble de nano-fils en silicium ou en silicium-germanium se superposant verticalement. Cela permet d’augmenter la densité de courant de façon verticale par le biais de plusieurs canaux que constituent les nano-fils ce qui améliore les performances électriques sans augmentation de l’empreinte surfacique du composant. Ces nano-fils sont de plus, entourés entièrement et individuellement par la grille, ce qui en améliore le contrôle électrostatique.

Les fabricants atteignent néanmoins les limites physiques de fonctionnement des transistors basés sur la technologie MOSFET pour les nœuds qui se rapprochent du nanomètre. Les propriétés quantiques intrinsèques de la matière proche de la dimension atomique sonnent, dans un futur proche, la fin des approches conventionnelles axées sur le contrôle électrostatique du passage des électrons sur lesquelles la microélectronique est basée actuellement. Une approche en rupture totale est donc nécessaire afin d’imaginer le futur de la microélectronique et parmi les pistes explorées l’une d’entre-elles revient de plus en plus régulièrement : l’ordinateur quantique. Cette nouvelle conception de la microélectronique pourrait permettre d’aller au-delà des performances admissibles aujourd’hui. Toutefois à moyen terme, cette évolution des architectures complexifie l’intégration et impose des contraintes nouvelles aux différentes étapes de fabrication.

Les premières étapes de l’intégration pour l’architecture de type nano-fils empilés

L’étude de cette thèse concernera le développement de procédés pour l’architecture nanofils empilés dont l’intégration débute sur un substrat FD-SOI. Les motifs sur lesquels seront testés les procédés développés au cours de cette thèse seront composés d’une zone active qui se présentera sous la forme d’un bloc en silicium monocristallin avec une épaisseur de départ variable. Mis à part cette différence qui n’a pas d’incidence sur l’étape de réalisation de l’espaceur, l’architecture ainsi que les étapes de fabrications seront similaires à celles de nano-fils empilés.

Le passage aux architectures 3D a entraîné une augmentation du nombre d’étapes de fabrication ainsi que de leur difficulté de réalisation. L’une des étapes les plus critiques parmi celles décrites précédemment, concerne la gravure de l’espaceur. La surélévation en hauteur de la zone active impose une augmentation importante de la surgravure ou « Over Etch » (OE) tout en exposant les zones fonctionnelles du transistor que sont le drain et la source en silicium monocristallin ou encore l’oxyde du BOX. De nombreuses contraintes doivent alors être respectées sur ces zones d’importance capitale qui auront une influence directe sur les performances électriques du transistor.

Table des matières

Chapitre I. Introduction
I.1. Introduction à la microélectronique
I.1.1. Historique et contexte
I.1.2. La fabrication des circuits intégrés
I.2. Le transistor MOS : évolution de l’architecture du composant logique de base
I.2.1. La fonction logique
I.2.2. L’évolution des architectures de transistors MOS
I.2.3. Les premières étapes de l’intégration pour l’architecture de type nano-fils empilés
I.3. La gravure plasma : théorie et état de l’art
I.3.1. Théorie sur les plasmas
I.3.1.1. Caractéristiques principales des plasmas froids
I.3.1.2. La gaine
I.3.1.3. Réactions de surface, gravure du matériau
I.3.1.4. Synergie entre réactions chimiques et énergie cinétique ionique
I.3.1.5. Cas de la gravure des matériaux composés silicium par les fluorocarbones
I.3.1.6. Cas particulier des procédés hydrofluorocarbonés appliquées à la gravure des espaceurs en nitrure de silicium
I.3.2. Etat de l’art actuel de la gravure plasma pour les architectures avancées
I.3.2.1. Les plasmas pulsés
I.3.2.2. Les plasmas à basse température électronique
I.3.2.3. La gravure par mono-couche atomique ou « atomic layer etching » (ALE)
I.4. Plan de la thèse et axes d’études
Bibliographie du Chapitre I
Chapitre II. Dispositifs expérimentaux et substrats
II.1. Les équipements de gravure
II.1.1. Le réacteur de gravure plasma KiyoFXTM
II.1.2. L’équipement de gravure humide Raider QuattroTM
II.2. Les équipements de caractérisation
II.2.1. La mesure d’épaisseur par ellipsométrie
II.2.1.1. Le concept
II.2.1.2. Méthodologie
II.2.2. La spectrométrie photo-électronique par rayons X (XPS)
II.2.2.1. Le concept
II.2.2.2. Instrument de caractérisation
II.2.2.3. Méthode d’analyse des données expérimentales
II.2.2.4. Mesure d’épaisseur par XPS
II.2.3. Microscopie électronique par balayage et par transmission
II.2.2.4.1 Microscopie Electronique à Balayage (MEB)
II.2.2.4.2 Microscopie Electronique en Transmission (TEM : Transmission Electron Microscopy)
II.3. Les substrats
II.3.1 Les plaques témoins
II.3.2. Les plaques SOI
II.3.2. Les plaques avec motifs
Bibliographie du Chapitre II
Chapitre III. Évaluation des procédés conventionnels de la gravure
III.1. Evaluation de la gravure de nitrure de silicium et polysilicium en chimie CH3F/O2/CH4/He pour une application sur une architecture nano-fils empilés
III.1.1. Performances de gravure en chimie CH3F/O2/CH4/He
III.1.2. Essais sur plaque avec motifs
III.1.3. Conclusion
III.2. Evaluation du procédé de gravure par la chimie CH2F2/O2/He
III.2.1. Etude sur la variation des débits de CH2F2 / O2
III.2.1.1. Variation du débit de CH2F2
III.2.1.2. Variation du débit de O2
III.2.1.3. Etude de surface pour une variation de CH2F2
III.2.1.4. Etude de surface pour une variationd’O2
III.2.1.5. Discussion sur les mécanismes de gravure
III.2.2. Etude de l’effet de la différence de potentiel appliquée au substrat (bias)
III.2.3. Comportement de la gravure pour des surgravures appliquées plus importantes
III.2.4. Étude d’un apport calibré de CH4
III.2.4.1. Influence du débit de CH4 sur les vitesses de gravure
III.2.4.2. Comportement de la gravure pour des temps significatifs de surgravure
III.2.5. Essais sur plaques avec motifs
III.2.5.1. Performance du procédé en chimie CH2F2/O2/CH4/He pour une application 2D
III.2.5.2. Test de la chimie CH2F2/O2/CH4/He pour une application 3D
III.3. Conclusion du chapitre III
Bibliographie du Chapitre III
Chapitre IV. Approche gravure cyclique par plasma
IV.1. Evaluation du procédé de gravure basé sur une chimie CH3F/SiCl4
IV.1.1. Performances de gravure du procédé
IV.1.1.1. Mesures des épaisseurs gravées par ellipsométrie
IV.1.1.2. Etat de surface après gravure
IV.1.2. Performances de gravure après retrait de la couche d’oxyde déposé, application d’un HF en phase aqueuse
IV.1.2.1. Consommations mesurées par ellipsométrie après application d’un HF 1%
IV.1.2.2. Etat de surface après retrait HF en phase aqueuse de la couche d’oxyde déposée
IV.1.2.3. Limitations du procédé SiCl4 pour les applications nano-fils
IV.1.3. Essais sur plaque avec motifs
IV.1.4. Discussion sur le mécanisme de passivation-gravure du procédé SiCl4
IV.2. Alternance de cycles : dépôt passivant, gravure non sélective. Caractérisation du procédé
IV.2.1. Principe de la gravure multi-cycles alternant cycle passivant et gravure non sélective
IV.2.1.1. Description du principe
IV.2.1.2. Paramétrage des temps pour chaque cycle
IV.2.2. Essais du procédé multi-cycles : modèle de la gravure sur nitrure et de la passivation sur silicium
IV.2.2.1. Epaisseurs gravées, mesures ellipsométriques
IV.2.2.2. Analyse de l’état de surface
IV.2.2.3. Conclusion
IV.3. Essais sur plaques avec motifs
IV.3.1. Validation du procédé
IV.3.1.1. Premiers résultats : essais du procédé multi-cycles de base
IV.3.1.2. Conclusion
IV.3.2. Ajout d’une étape de pré-oxydation du nitrure
IV.3.2.1. Résultats des essais sur motifs
IV.3.2.2. Conclusion
IV.3.3. Utilisation d’une chimie CH2F2/CH4/O2 pour l’étape de cycleCF
IV.3.3.1. Résultats sur motifs : utilisation d’une chimie plus sélective
IV.3.3.2. Conclusion
IV.4. Essai avec une longue étape de gravure CH2F2/CH4/O2 couplée à un dépôt SiCl4 et une étape d’oxydation intermédiaire
IV.5. Conclusion
Bibliographie du Chapitre IV
Chapitre V. Conclusion générale

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