Soutenance mémoire
Le transistor MOS à effet de champ : principe de fonctionnement
Description générale
De manière schématique un transistor se compose d’une électrode de commande, la grille, qui permet de contrôler l’ouverture du canal, d’un diélectrique de grille, qui isole la grille du canal, et de deux réservoirs de porteurs (électrons ou trous selon le type de transistor), qui sont la source et le drain .
La source et le substrat sont en général connectés à la masse alors que sur le drain est appliquée une tension VD qui permet au courant de circuler entre la source et le drain. Sur la grille est appliquée une tension VG qui permet de moduler la densité de porteurs dans le canal. En technologie CMOS le drain est normalement polarisé à la tension d’alimentation VDD. Pour les applications logiques, le comportement électrique idéal est celui d’un interrupteur parfait, sans tension appliquée sur la grille, le courant est nul et pour une tension égale à VDD, le courant de drain est maximal et noté ION. En réalité, ceci n’est pas possible. Pour une polarisation de grille nulle, il circule un courant de diffusion (au niveau des jonctions PN côté source et côté drain). Ce courant de fuite est noté IOFF. Il dépend de la température, de la hauteur de la barrière canal/réservoir (source ou drain) et de la qualité de la jonction (défauts pouvant entraîner des courants de recombinaison par exemple). Ce courant IOFF est aussi affecté par les fuites de grille (pour des diélectriques ultraminces). Le passage de l’état OFF (bloqué) à l’état ON (passant) est déterminé par la tension de seuil VT.
Ainsi la qualité d’un MOSFET pour les applications logiques est définie par ses niveaux de courant (IOFF le plus faible possible et ION le plus fort possible) et son aptitude à passer rapidement de l’état bloqué à l’état passant. Cette caractéristique est représentée par la pente sous le seuil 1/S (plus S est petit, exprimé en mV/dec, plus la commutation se fait facilement, c’est-à-dire sans avoir besoin d’appliquer de fortes tensions sur la grille).
Régimes de fonctionnement du MOSFET
Il existe principalement trois régimes de fonctionnement électrique du MOSFET selon la polarisation de grille. Le régime sous le seuil, le régime d’inversion faible et le régime de forte inversion. Pour comprendre leurs origines, commençons par décrire le diagramme de bandes d’une structure MOS à substrat de type P (de concentration en dopants accepteurs NA) en condition de bandes plates .
Selon les valeurs de ψs , quatre régimes peuvent être définis (appliqué ici au cas du transistor NMOS) :
– ψs < 0 soit VG < VFB : c’est le régime d’accumulation. Les porteurs majoritaires du substrat sont attirés à l’interface diélectrique de grille / semiconducteur. Le transistor est à l’état bloqué (régime sous le seuil).
– 0 < ψs < φf ( VG > VFB ) : c’est le régime de désertion. Les porteurs majoritaires sont repoussés de l’interface. Il se crée alors une zone de charge d’espace, dépourvue de porteurs libres. Le transistor est toujours bloqué (régime sous le seuil).
– φf < ψs < 2φf soit VFB < VG < VT : c’est le régime d’inversion faible. Lorsque ψs= φf , les concentrations de porteurs majoritaires et minoritaires sont égales en surface et prennent la valeur ni, concentration intrinsèque de porteur du matériau.
– ψs > 2φf soit VG > VT : c’est le régime d’inversion forte. La concentration en surface des porteurs minoritaires devient supérieure à la concentration des porteurs majoritaires dans le volume du semiconducteur. Un grand nombre de porteurs libres sont présents dans le canal ; le transistor peut alors conduire.
La tension de seuil d’une capacité MOS est définie comme la tension de grille VG qu’il faut appliquer pour que la condition ψs = 2φf soit remplie . Elle est répartie en une tension pour ramener la structure en condition de bande plate, une tension pour déserter le canal des porteurs majoritaires et d’une tension pour créer la couche d’inversion forte.
La miniaturisation et ses limites
Le « scaling » – Loi de Moore et de Dennard
La célèbre loi empirique de Gordon Moore (cofondateur de la société Intel®), énoncée en 1965, et basée sur un modèle économique, propose que le nombre de transistors par circuit de même surface va doubler tous les 18 mois. De génération en génération, les composants de la microélectronique, notamment le MOSFET, ont de fait vu leurs dimensions se réduire. Cette miniaturisation (ou « scaling ») répond à des règles, plus ou moins suivies par les industriels. La taille caractéristique d’une génération est donnée par la demi distance minimale entre deux lignes d’interconnexions ; on lui associe le nom de nœud technologique. Les différentes caractéristiques physiques et électriques à obtenir pour une génération donnée sont fixées par l’ITRS . Actuellement le nœud technologique 65 nm est en production alors que le nœud 45nm devrait l’être début 2009. En logique, on distingue deux types d’applications : les applications à haute performance (HP) pour lesquelles la vitesse de fonctionnement du circuit intégré est le critère le plus important (ex. : microprocesseurs pour ordinateurs de bureau) et les applications à basse consommation pour lesquelles la consommation énergétique est privilégiée (ex. : téléphonie mobile ou ordinateur portable). Toutes les solutions technologiques ne sont pas encore connues à ce jour pour les prochains nœuds technologiques (cases sombres).
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Table des matières
Introduction Générale
Chapitre I – Les enjeux de la microélectronique
I.A Le transistor MOS à effet de champ : principe de fonctionnement
I.A.1 Description générale
I.A.2 Régimes de fonctionnement du MOSFET
I.A.3 Expressions analytiques des principales caractéristiques d’un MOSFET long et large
I.B La miniaturisation et ses limites
I.B.1 Le « scaling » – Loi de Moore et de Dennard
I.B.2 Les défis liés à la miniaturisation
I.B.2.1 Le compromis énergie dissipée / performance
I.B.2.2 Notions de transport dans les MOSFETs courts
Mobilité et vitesse de saturation
Le transport balistique ou quasi-balistique
I.B.2.3 Les effets parasites de canal réduit dans les architectures avancées
I.C Les solutions technologiques pour améliorer les performances des MOSFETs
I.C.1 Les architectures visant à optimiser le contrôle électrostatique
I.C.1.1 Les optimisations du procédé réalisées en technologie « bulk »
I.C.1.2 La technologie SOI et les architectures multigrilles
Description générale
Les avantages du SOI
Les limitations du SOI
Les architectures à grilles multiples
I.C.2 Les nouveaux matériaux permettant d’améliorer le compromis couplage
électrostatique/fuites de grilles
I.C.2.1 Les diélectriques à forte permittivité
I.C.2.2 Les grilles métalliques
I.C.3 Les solutions pour améliorer les propriétés de transport (compromis performance/puissance dissipée)
I.C.3.1 Les matériaux à haute mobilité intrinsèque
I.C.3.2 L’ingénierie de la structure de bandes
Amélioration du couplage capacitif de grille par la modulation de la structure de sous-bandes
L’orientation cristalline du substrat et/ou du canal
Les contraintes mécaniques
I.C.3.3 Fonctionnement à plus basse température
I.C.3.4 Synthèse des possibilités d’amélioration du transport
Chapitre II – L’apport des contraintes mécaniques dans les technologies CMOS : historique, éléments de théorie et état de l’art
II.A Historique : de leur évitement à leur utilisation
II.A.1 Les effets néfastes des contraintes mécaniques
II.A.2 Les contraintes exploitées en microélectronique
II.B Introduction à la physique du silicium contraint
II.B.1 Contraintes mécaniques et élasticité
II.B.1.1 Tenseur des contraintes
II.B.1.2 Tenseur des déformations
II.B.1.3 Tenseurs d’élasticité – loi de Hooke
II.B.2 Structure cristalline et diagramme de bandes
II.B.2.1 Silicium massif
II.B.2.2 Concept de masse effective
II.B.2.3 Effet du confinement quantique
II.B.3 Effet d’une contrainte mécanique sur la structure de bandes du silicium
II.B.3.1 Bande de conduction du silicium contraint
II.B.3.2 Bande de valence du silicium contraint
II.B.3.3 Modification des masses effectives
II.B.3.4 Cas des couches confinées
II.B.3.5 Impact sur les caractéristiques C(V) d’une structure MOS
II.B.4 Les propriétés du transport électronique – Mobilité effective
II.B.4.1 Les mécanismes limitant la mobilité d’une couche d’inversion (cas des MOSFETs longs)
Notions sur la mobilité effective des porteurs dans une couche d’inversion
Interactions électrons/charges coulombiennes
Interactions électrons/rugosité de surface
Interactions avec des défauts neutres
Interactions électrons/phonons du réseau
II.B.4.2 Effet d’une contrainte mécanique sur la mobilité effective des porteurs
II.B.4.2.1 Effet sur les temps d’interaction
II.B.4.2.2 Effet global sur la mobilité et la vitesse moyenne des porteurs dans le Si massif
II.B.5 La piézorésistivité du silicium
II.B.5.1 Concept et intérêt
II.B.5.2 Tenseur de piézorésistivité linéaire
II.B.5.3 Cas du silicium massif sous faible déformation (piézorésistivité volumique)
II.B.5.4 Cas d’une couche d’inversion (piézorésistivité bidimensionnelle)
II.C Les architectures à canal contraint et leurs performances
II.C.1 L’ingénierie du canal par le substrat – canaux épitaxiés
II.C.1.1 SiGe en compression sur silicium massif (sSiGe / Si)
II.C.1.2 Silicium en tension sur substrat virtuel SiGe (sSi/SiGe relaxé)
II.C.1.3 SiGe en compression sur isolant (sSGOI) et silicium contraint en tension sur SGOI (sSi/SGOI)
II.C.1.4 Silicium en tension biaxiale directement sur isolant (sSOI ou SSDOI)
II.C.1.5 Les architectures à canaux duaux (hétéro-épitaxie)
II.C.2 Les contraintes induites par le procédé de fabrication
II.C.2.1 Les CESL contraints (“liners” nitrurés)
II.C.2.2 Les tranchées peu profondes d’isolation (STI)
II.C.2.3 Les contraintes introduites au niveau des S/D
II.C.2.4 Les grilles métalliques
II.C.2.5 Stress Memorization Technique (SMT)
II.C.3 Les solutions alternatives envisagées en pre- ou post-process
II.C.3.1 Le report sur substrat
II.C.3.2 Le « package strain »
II.C.4 Superposition des contraintes
II.C.5 Conclusion : les approches choisies actuellement pour N&PMOS
II.D Les techniques de caractérisation des contraintes mécaniques
Chapitre III – Etude expérimentale de l’impact d’une contrainte mécanique uniaxiale faible sur les propriétés de transport
III.A Notre outil d’analyse : le banc de flexion quatre points
III.A.1 Caractéristiques, avantages et possibilités
III.A.2 Limitations, solutions et perspectives d’évolution envisagées
III.B Effet d’une contrainte uniaxiale sur les MOSFETs en technologie Si massif et FDSOI
III.B.1 Le lien courant / mobilité / coefficients piézorésistifs
III.B.2 Extraction des coefficients piézorésistifs bidimensionnels
Protocoles de mesure et techniques d’extraction des πij usuels
Application au cas des transistors longs
Application au cas de transistors courts
Corrélation régime linéaire / régime de saturation
III.B.3 Evolution des coefficients piézorésistifs avec la charge d’inversion aux faibles déformations
III.B.3.1 Piézorésistivité linéaire d’un gaz bidimensionnel d’électrons
Dispositifs de technologie sur silicium massif
Dispositifs de technologie FDSOI
III.B.3.2 Piézorésistivité linéaire d’un gaz bidimensionnel de trous
Dispositifs de technologie sur silicium massif
Dispositifs de technologie FDSOI
III.B.4 Variation de la masse effective de conduction des électrons sous contrainte uniaxiale selon [110] : analyse du coefficient π44
Mise en évidence de la variation de la masse effective de conduction
Description et hypothèses
Application au cas de transistors nMOS soumis à une contrainte uniaxiale en tension selon
III.C Effet d’une contrainte additionnelle uniaxiale sur des nMOSFETs en technologie
FDSOI à canal fortement contraint biaxialement : piézorésistivité dans le domaine des fortes déformations
III.C.1 Résultats
III.C.2 Conclusion
III.D Résumé
Conclusion Générale
