Le NiPtSi : siliciure à l’état de l’art pour les transistors FDSOI 

Les architectures alternatives planaires

Le transistor sur substrat massif communément appelé technologie BULK doit ses dernières évolutions à l’ajout de modules permettant l’optimisation de ses performances. On peut penser à l’intégration de grille métallique couplée à un oxyde de grille à forte permittivité [Guillaumot et al., 2002] (high-k en anglais) pour limiter la fuite de grille depuis le noeud 65 nm, l’intégration du Si1−x Gex dans le canal et les sources et drains pour augmenter la mobilité des trous [Verdonckt-Vandebroek et al., 1991]. Mais à partir du noeud 28 nm (2011), le transistor massif a été supplanté par des transistors ayant de nouvelles architectures. En effet, la longueur de grille est devenu trop faible pour que le contrôle électrostatique du canal par la grille soit suffisant. Les dispositifs à films minces, tels que les transistors Fully Depleted Silicon On Insulator (FDSOI) et Fin Field Effect Transistor (FinFET), sont maintenant utilisés.
Ces architectures permettent de renforcer le contrôle électrostatique du canal par la grille.
Les transistors FDSOI ont été développés par le CEA Leti et STMicroelectronics dans les années 2000. Les éléments clés du FDSOI sont le canal mince et la couche d’oxyde SiO2 enterrée (Buried oxide ou Ultra-Thin Buried Oxide (BOX) en anglais) (fig. 5). L’utilisation d’un canal en film mince permet de minimiser les effets de canaux courts (Short Channel Effect en anglais), c’est-à-dire de réduire les courants de fuite dû à des longueurs de grille trop faibles. L’avantage du BOX est de limiter les courants de fuites (i.e. le Ioff) car le canal est isolé du substrat, ce qui est très appréciable pour les utilisations du type faible puissance.
Enfin le BOX, lorsqu’il est couplé à un plan de masse, peut aussi être utilisé pour polariser la face arrière des transistors, ce qui permet d’adapter la consommation des circuits intégrés en fonction des opérations à réaliser. Les avantages du transistors FDSOI sont détaillés dans le livre [Sakurai et al., 2006].
De son côté, Intel a choisi l’architecture FinFET [Jurczak et al., 2009]. Là aussi, l’épaisseur du canal a été réduite mais au lieu d’être horizontale, le canal est vertical (fig. 6). Ainsi la grille entoure trois des quatre côtés du canal, ce qui améliore son contrôle électrostatique tout en augmentant fortement le courant et donc les performances. En 2012, Intel a commercialisé le premier CPU (Core Processor Unit en anglais) utilisant la technologie FinFET pour le noeud 22 nm. Actuellement, des processeurs utilisant des FinFET au noeud 14 nm sont vendus par Intel [Wu et al., 2014, Natarajan et al., 2014].
Pour finir, il existe des architectures en cours de développement qui potentiellement remplaceront les architectures actuelles pour les noeuds 7 nm et en deçà. En effet, pour ces noeuds, le canal en Si (ou Si1−x Gex ) devient si fin et étroit, qu’il peut être assimilé à un nanofil. Ainsi, il devient possible d’entourer l’ensemble du nanofil par une grille, ce qui augmente les performances des transistors [Lu et al., 2008]. D’autres architectures ont découlé du transistor à nanofil. Ainsi, l’empilement de plusieurs fils les uns au dessus des autres pour augmenter la puissance délivrée par un transistor est à l’étude [Ernst et al., 2008](fig. 7.a). Ce transistor a été appelé 3D-NWFET (i.e NanoWire Field Effect Transistor). Une architecture alternative a découlé du 3D-NWFET, le Φ-FET [Dupre et al., 2008]. Dans ce cas, les nanofils sont contrôlés par deux grilles indépendantes (fig. 7.b).

La troisième dimension : un fort potentiel

Changer l’architecture des transistors n’est pas la seule solution envisageable pour repousser la limite de la loi de Moore. Il est possible d’augmenter les performances des circuits et leur densité en passant de puces en deux dimensions (dites « planaires ») à des puces en trois dimensions. En effet, par analogie au développement urbain, des immeubles sont nécessaires dans les villes pour pouvoir loger un maximum de personnes (fig. 8). Le même raisonnement peut être appliqué en micro-électronique. Pour augmenter la densité de transistors d’une puce, comme alternative à la réduction des dimensions caractéristiques du transistors, on peut empiler les transistors les uns au dessus des autres. On appellera cette méthode l’intégration 3D dans la suite du document.

La 3D séquentielle

Comme évoqué précédemment, un des principaux intérêts de la 3D séquentielle est de pouvoir fournir une grande densité d’interconnexion entre les niveaux de transistors, permettant notamment un partitionnement des circuits jusqu’au niveau élémentaire : le transistor. (fig. 15).
Pour un partitionnement à plus grande échelle, la 3D parallèle reste la plus compétitive. Ainsi ces deux approches sont complémentaires car elles répondent à des besoins différents.
À la différence de l’intégration 3D parallèle, les couches de transistors sont directement fabriquées les unes au-dessus des autres lors d’une intégration 3D séquentielle (fig. 16). Le procédé décrit figure 17 est celui utilisé au CEA Leti avec la technologie FDSOI. Cinq briques principales sont nécessaires pour réaliser deux niveaux de transistors à l’aide de la 3D séquentielle. Tout commence par la réalisation du niveau inféreur de transistor CMOS (que l’on appellera BMOS dans la suite du document) suivi par la fabrication de niveaux de routage, appelé aussi Back-End-Of-Line intermédiaire (iBEOL). Puis, suit la réalisation de la zone active supérieure par collage oxyde/oxyde à basse température [Moriceau et al., 2012]. L’étape suivante est l’intégration des transistors supérieurs (TMOS dans la suite du document). Les TMOS ne peuvent être fabriqués que sur film mince pour pouvoir s’aligner avec le niveau inférieur. Pour finir, les deux étages sont inter-connectés à l’aide de contacts 3D (ou via 3D). Le contact 3D a des dimensions similaires aux contacts des sources et drains des transistors. Ils sont situés entre les zones actives supérieures pour en être isolés. La dernière étape est la fabrication des niveaux d’interconnexions du BEOL supérieur.

Les démonstrateurs

Dans la littérature, le CEA Leti a proposé d’intégrer un transistor pMOS avec une zone active supérieure en germanium (pour booster la mobilité des trous dans le canal) au dessus d’un transistor nMOS en silicium [Batude et al., 2009]. Pour des performances similaires, la taille moyenne des fonctions logiques a été diminuée de 28.5%. Plus récemment, IBM a démontré l’intégration d’un transistor nMOS en InGaAs (semi-conducteur III-V qui favorise la mobilité des électrons avec des propriétés adaptées pour les composants hautes fréquences) au dessus d’un niveau de transistor pMOS en canal Si0.70 Ge0.30 dans le but d’augmenter la mobilité des trous (fig. 19.a) [Deshpande et al., 2016]. Cette intégration permet d’obtenir un circuit analogique au dessus d’un circuit numérique, donc une intégration hétérogène. L’intégration CMOS/CMOS permet aussi des intégrations hétérogènes ou hybrides. Standford a intégré des transistors à effet de champ en nanotube de carbone (CNTFETs) au dessus d’un niveau de CMOS en silicium (fig. 19.b) [Shulaker et al., 2014, Shulaker et al., 2015]. Un circuit logique hybride CMOS/CNTFET a ainsi été démontré. L’université de Sherbrooke travaille également sur l’intégration 3D séquentielle. Elle développe des composants à faible consommation énergétique à intégrer au dessus de transistors CMOS [Drouin et al., 2015], tels que les transistors mono-électron (Single Electron Transistor (SET) en anglais) [Dubuc et al., 2008]. Enfin, Samsung a développé des mémoires utilisant la 3D séquentielle. En 2007, ils ont démontré une SRAM sur trois niveaux [Son et al., 2007, Jung et al., 2007] (fig. 19.c) avec des améliorations en 2010 [Jung et al., 2010]. Finalement, le principe de la 3D séquentielle peut être dérivé pour l’intégration de composants passifs au dessus de transistors. Par exemple, le CEA Leti a démontré la construction de MEMs résonnants au dessus d’un IC CMOS [Ludurczak et al., 2016].

Stabilité thermique des transistors

La stabilité thermique de ces différents transistors a été étudiée électriquement. Avec le siliciure à base de Ni0.85 P t0.15 , les BTs ont légèrement affecté les performances statiques (fig. 1.34). Pour les transistors pMOS, une dégradation est observée pour les BTs supérieurs à 500 °C, 2 h. Côté nMOS, cette fois la dégradation apparait avec des BTs supérieurs à 450 °C, 2 h. Après analyses des différents paramètres (DIBL, tension de seuil, mobilité…), la résistance d’accès suit la tendance observée sur les performances statiques (fig. 1.35) : elle augmente par rapport à la référence lorsque les budgets thermiques augmentent. Pour compléter l’analyse, des extractions de résistances carrés ont été effectuées sur des boites de mesure simulant les sources et drains siliciurées ou non. Pour les transistors nMOS (fig. 1.36), on observe une augmentation de la résistance des zones actives non siliciurées pour un BT supérieur à 450 °C : la désactivation des dopants lors des BTs pourrait expliquer la dégradation de la résistance. À l’aide d’une image TEM, on observe aussi une diffusion du siliciure dans toute l’épaisseur des sources et drains (fig. 1.37) après un recuit à 500 °C, 2 h. Cette diffusion est non uniforme car seulement un point d’accès du transistor est entièrement siliciuré. Elle est causé par l’agglomération du siliciure. Ainsi, la dégradation des performances côté nMOS peut être attribuée à la désactivation de dopants et à l’agglomération du siliciure dans les sources et drains. Pour ce qui est des transistors pMOS, la dégradation des performances statiques n’est pas liée à la désactivation des dopants mais à une dégradation de la résistance du siliciure qui augmente pour des BTs supérieurs à 500 °C, 2 h (fig. 1.38).

Introduction

Qu’est ce qu’un niveau d’interconnexions ?

Un niveau d’interconnexions permet de router des signaux logiques ou analogiques d’un point A vers un point B. La combinaison de ces signaux permet de créer des fonctions logiques plus ou moins complexes. Un niveau d’interconnexions est généralement composé de trois éléments : des lignes, des vias et un empilement de diélectriques (fig. 2.1). Les lignes (e.g. premier niveau de métal (M1) ou le deuxième niveau superposé (M2)) servent à router les signaux sur un même plan, c’est-à-dire sur un même niveau. Les vias (e.g. Via 1), quant à eux, sont utilisés pour interconnecter deux niveaux de lignes adjacents. Pour finir les diélectriques isolent électriquement les vias entre eux et les lignes entre elles. On trouve les diélectriques inter-niveaux (inter layer dielectrics (ILD)) et les diélectriques intra-niveau (inter metal diélectrics (IMD)).

Le BEOL intermédiaire

Avec la miniaturisation, les lignes deviennent plus longues et plus étroites. Le réseau de lignes, quant à lui, devient plus dense. Tous ces facteurs font que la miniaturisation exacerbe les délais dans les niveaux de routage. Le passage d’une intégration planaire à une intégration 3D séquentielle permet de réduire la longueur des lignes en les remplaçant par des contacts 3D.
Par exemple, dans la figure 2.3, les contacts 3D con nectent le BEOL aux BMOS. Des études ont démontré que cette intégration présente d’importantes limitations pour certains circuits.
En effet, la 3D séquentielle permet de réduire au mieux la surface d’un circuit de 50 % en empilant une moitié de circuit au dessus de l’autre. Ainsi, la densité de transistors augmente, ce qui a pour conséquence d’augmenter la densité d’interconnexions dans le BEOL. Les premiers niveaux du BEOL étant déjà saturés, il est impossible d’augmenter la densité. Il y a donc unecongestion de routage.

Le cahier des charges

En plus de devoir minimiser les délais, l’iBEOL doit répondre aux besoins de l’intégration 3D séquentielle : les matériaux doivent être robustes aux budgets thermiques (BTs) durant la fabrication des TMOS mais ils ont aussi besoin d’être compatibles FEOL (directement ou à l’aide d’une encapsulation). En effet, la fabrication des TMOS requiert des étapes dans des machines dites FEOL où il existe des restrictions sur les matériaux préalablement utilisés.
Ainsi, il est important d’étudier la stabilité thermique des matériaux potentiellement intégrables dans l’iBEOL. De plus les délais induis par l’iBEOL doivent être minimisés : la résistance et les capacités parasites doivent être optimisées.

Les diélectriques : stabilité thermique

La capacité de couplage dépend de trois paramètres : la dimension des lignes, la distance qui les sépare et la permittivité de l’IMD. Il est impossible de faire varier les dimensions régissant le BEOL à cause des règles de dessin. Ainsi, le seul paramètre permettant d’optimiser la capacité de couplage est la permittivité de l’IMD. Historiquement, le SiO2 a été utilisé comme diélectrique dans l’industrie. À partir du noeud 120 nm en 2001, des diélectriques à plus faibles permittivités ont vu le jour (table 2.1). L’introduction de poches d’air entre les lignes (fig. 2.6), appelées « air-gap », permet également de minimiser les capacités parasites. Cette technique a été introduite pour la première fois dans un produit commercial par Intel [Natarajan et al., 2014].

Résultats et analyses

Le premier couple auquel nous nous intéressons est celui de référence avec les délais minimums pour le noeud 28 nm : le couple Cu/ULK. Les caractéristiques mesurées sont résumées figure 2.45. Les tests ont été effectués avec un BT maximum de 500 °C, 2 h. Tout d’abord, on peut remarquer que la résistance du serpentin ne varie pas avec les budgets thermiques.
Ainsi le cuivre ne parait pas se dégrader jusqu’à BT maximal. En revanche, on observe une augmentation de 100 % du courant de fuite et de 7 % des capacités parasites. L’augmentation de la capacité parasite est probablement liée à l’augmentation de la permittivité. Le SiOCH poreux ou ULK intégré dans les lignes a une permittivité égale à 2.7. En prenant en compte l’augmentation de 7 % des capacités parasites, alors la permittivité du matériau atteindrait 2.9.
Cette légère variation peut s’expliquer par la perte des liaisons hydrogène et méthyles comme dans le SiOCH poreux précédemment étudié. La perte de ces liaisons peut aussi expliquer l’augmentation du courant de fuite. En effet, si ces liaisons restent pendantes, alors des défauts sont créés dans l’IMD qui favorisent le passage des électrons. Une dernière hypothèse pouvant expliquer l’augmentation du courant de fuite est la diffusion du cuivre dans l’IMD lors des BTs. La section 3.3.7, détaillée dans le chapitre suivant traite de ce point en détail.
Le second couple étudié est le W/ULK. Les caractéristiques électriques mesurées avant et après recuits sont résumées figure 2.46. Une augmentation de 14 % de la résistance de la ligne a été mesurée après le BT ayant la plus faible température de recuit. Au delà, la résistance est constante. Les capacités parasites augmentent de 100 % et le courant de fuite, qui est très élevé, est constant malgré les BTs.

Optimisation de la résistivité du W

Au vue des résultats des paragraphes précédent, il est important de pouvoir diminuer la résistance des lignes en W (six fois supérieure à la résistance du cuivre). Cette résistance dépend de trois paramètres : la résistivité du matériau conducteur, la surface conductrice et la longueur de la ligne. Ne pouvant pas changer la longueur des lignes, les seuls paramètres permettant d’optimiser la résistance sont la résistivité du matériau conducteur et l’augmentation de la surface conductrice.
Dans le cas du W, la résistivité du matériau dépend principalement de deux paramètres. Le premier paramètre est la phase du tungstène obtenue après dépôt. Les travaux de [Lai and Lamb, 2000] mettent en évidence que la phase obtenue dépend des impuretés (e.g. O, C) incorporées pendant le dépôt du W. S’ils sont en nombres suffisants, la phase métastable β −W est prédominante. Cette phase n’est pas désirée car elle est très résistive. La phase α−W est recherchée car moins résistive. Pour passer de la phase β −W à la phase α−W , un recuit (de l’odre de 850 °C, 2 h [Choi et al., 2013]) est nécessaire afin d’éliminer les impuretés. Le second paramètre est la taille des grains de W obtenus après remplissage de lignes ou de vias. Plus les grains sont gros, plus la résistance de la ligne ou du via est faible. La taille des grains dépend des procédés utilisés lors de l’intégration de la ligne. Par exemple, en changeant la méthode de création de la couche de nucléation, la taille des grains de W grossit [Smith et al., 2005].
De leur côté, [Papadatos et al., 2012] ont ajouté une étape entre la nucléation et le remplissage pour accroître la taille des grains de W. Les dépôts préalablement étudiées sont déjà optimisés pour avoir la meilleure résistivité possible (taille et phase).
Le dernier élément permettant donc d’optimiser la résistance d’une ligne est l’augmentation de la surface conductrice du W. Pour cela il faut diminuer les épaisseurs des barrières Ti/TiN et de la couche de nucléation qui conduisent moins le courant. Une solution étudiée dans ce manuscrit est l’introduction d’une barrière non conductrice qui se dépose en W remplaçant à la fois le TiN et la couche de nucléation. Cette barrière, que l’on appellera fluorless-W dans la suite du document, a été intégrée dans les structures précédemment décrites (fig. 2.51) lors d’une démonstration chez un équipementier. La barrière fluorless-W ne fait que 4 nm d’épaisseur, ce qui est faible comparé au 9 nm du TiN et de la couche de nucléation. La surface conductrice augmente donc de 27 %. Les mesures électriques ont permis de mettre en avant la plus faible résistance (22 %) de la ligne en serpentin avec la barrière fluorless-W comparé à l’intégration standard Ti/TiN (fig. 2.52).

Introduction à la fiabilité

Le taux de défaillance d’un système

Dans toute industrie, la production de systèmes complexes intègrent des centaines de millier de composants. Il est donc nécessaire de bien quantifier les taux de défaillance de chacun de ces composants. Ce taux suit une courbe en baignoire (fig. 3.1) durant son cycle de vie qui peut être divisée en trois périodes. La première période représente la mortalité infantile des composants. En effet, c’est dans cette zone que sont éliminés les produits ayant des défauts de fabrication. Le taux de défaillance décroit au fur et à mesure qu’ils sont éliminés. Ensuite le taux de défaillance devient faible et constant au cours du temps. C’est la deuxième période de la courbe. Durant ce laps de temps, les produits fonctionnent correctement. Enfin, le taux finit par croître. C’est la phase d’usure (aussi appelée vieillissement) du produit.

Le claquage du diélectrique

Le TDDB permet de déterminer la durée de vie du diélectrique en contrôlant le temps nécessaire à son claquage. Le claquage correspond a la perte locale des propriétés isolantes du diélectrique. C’est l’étape ultime de dégradation de l’oxyde. Un chemin de conduction se crée dans le diélectrique et court-circuite localement deux électrodes entre elles en raison de défauts générés dans le dielectrique [Degraeve et al., 1998], c’est la théorie de percolation (fig. 3.4). Ce chemin est appelé chemin de percolation et est lié à une accumulation de défauts dans le diélectrique. Ces défauts sont générés aléatoirement dans le volume du diélectrique. Une fois qu’un chemin de défaut relie deux électrodes, le diélectrique claque et entraîne un échauffement local.
La théorie du chemin de percolation permet en outre d’expliquer la nature aléatoire du temps au claquage. En effet, la concentration de défauts pour laquelle un chemin apparait dépend de l’arrangement des défauts. D’un point de vue électrique, le claquage s’observe lorsque le courant de fuite varie brusquement (fig. 3.5). À 28 V (i.e. la tension de claquage (V BD )), le courant de fuite augmente de plusieurs décades

Table des matières
Remerciements 
Sommaire 
Introduction 
La miniaturisation des transistors
Les limites du dimensionnement
La troisième dimension : un fort potentiel
La 3D parallèle
Les applications
La 3D séquentielle
Les applications
Réalisation de la zone active supérieure  CoolCube TM : Un transistor basse température
Pourquoi un procédé basse température ?
Process froid versus process chaud
Les objectifs de ma thèse
1 Étude du siliciure pour l’intégration 3D séquentielle 
1.1 Introduction
1.1.1 Le rôle du siliciure et son histoire
1.1.2 Réaction à l’état solide du NiSi
1.1.3 Le NiPtSi : siliciure à l’état de l’art pour les transistors FDSOI
1.1.4 Les axes de l’étude
1.2 Étude d’un nouveau siliciure : le NiCo 10 at%
1.2.1 Le rôle du cobalt
1.2.2 Développement de la brique siliciure sur Si
1.3 Stabilité thermique sur les sources et drains du noeud 14 nm
1.3.1 Substrat Si0.70 Ge0.30 : B
1.3.2 Substrat Si0.99C0.01 : P
1.4 Intégration de boosters de stabilité
1.4.1 Intégration d’une couche de Si au dessus du SiGe
1.4.2 Intégration du second booster : la PAI
1.4.3 Comparaison des siliciures NiCo 10 at% et NiPt 15 at%
1.5 Étude électrique
1.5.1 Intégration
1.5.2 Stabilité thermique des transistors
1.6 Conclusions
1.7 Perspectives
2 Le Back End Of Line intermédiaire 
2.1 Introduction
2.1.1 Qu’est ce qu’un niveau d’interconnexions ?
2.1.2 Le BEOL intermédiaire
2.1.3 Caractérisation de l’iBEOL
2.1.4 Le cahier des charges
2.2 Les diélectriques : stabilité thermique
2.2.1 L’étude de la stabilité thermique
2.2.2 Méthode
2.2.3 Résultats et discussions
2.2.4 Impact des diélectriques sur les délais
2.3 La ligne métallique : stabilité thermique et optimisation
2.3.1 Les candidats potentiels
2.3.2 Couples étudiés
2.3.3 Intégrations des couples étudiés
2.3.4 Résultats et analyses
2.3.5 Optimisation de la résistivité du W
2.4 Conclusions
2.5 Perspectives
3 Fiabilité du diélectrique inter-métallique 
3.1 Introduction à la fiabilité
3.1.1 Le taux de défaillance d’un système
3.1.2 Fiabilité de l’iBEOL
3.2 Les tests de fiabilité de l’IMD
3.2.1 Le claquage du diélectrique
3.2.2 Accélération du vieillissement
3.2.3 Statistiques et Probabilités
3.2.4 Loi de Weibull
3.2.5 Mécanismes de dégradation et leurs modèles associés
3.3 Étude expérimentale
3.3.1 Structures de tests utilisées
3.3.2 Description de l’empilement
3.3.3 Conditions de tests électriques
3.3.4 Courant de fuite et tension de claquage
3.3.5 Extractions de durée de vie
3.3.6 Interprétation des résultats et analyse du mode de conduction dans les ULK
3.3.7 Comparaison W/ULK vs Cu/ULK
3.4 Conclusions
3.5 Perspectives
Conclusion générale 
Bibliographie 

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