Le MOSFET : limites et solutions à la miniaturisation

LE MOSFET : LIMITES ET SOLUTIONS A LA MINIATURISATION

Introduction au transistor MOS

Les bases théoriques nécessaires à la compréhension des travaux effectués sur les transistors MOS seront présentées dans ce paragraphe. Une brève description du fonctionnement d‟un MOS et en particulier des deux régimes de faible et forte inversion sera donnée.

Principe de fonctionnement

Le transistor MOS est constitué de deux régions semi-conductrices fortement dopées appelées source et drain (de type N dans le cas d‟un transistor NMOS et de type P pour un transistor PMOS) séparées par une région faiblement dopée et de type opposée (canal). Le principe du transistor MOS repose sur la possibilité de modifier localement la nature du dopage du canal (inversion) par un champ électrique . Ce champ électrique est appliqué par l‟électrode de commande appelée grille à travers un isolant (diélectrique de grille). Lorsque la tension appliquée sur la grille (VGS) est supérieure à une tension appelée tension de seuil (Vth), des charges mobiles sont créés: électrons dans le cas d‟un transistor NMOS, trous dans le cas d‟un transistor PMOS. Ces charges mobiles constituent un canal de conduction entre la source et le drain. Lorsqu‟une différence de potentiel VDS est appliquée entre la source et le drain, les porteurs affluant de la source peuvent donc circuler dans le canal et sont collectés par le drain : le transistor est dit passant (régime de forte inversion). Lorsque la tension de grille n‟est pas suffisante pour créer la couche d‟inversion, le transistor est en régime de faible inversion. Ainsi de façon macroscopique, le transistor MOS est un dispositif régulant un courant entre deux électrodes par une commande en tension.

Lorsque VGS > Vth, la concentration de charges mobiles en surface devient très forte. On peut alors distinguer deux cas, selon la polarisation VDS. Au même titre que VGS, VDS va moduler la résistivité du canal en modulant l‟effet de champ de la grille en chaque point du canal de conduction.

A tension de drain faible, VDS<VGS – Vth, l‟ensemble du canal est inversé , l‟effet de champ est quasiment uniforme, le canal se comporte alors comme une résistance. Le transistor fonctionne en régime linéaire.

Limites : L’effet canal court (SCE) et l’effet drain (DIBL)

Dans le cas d‟un transistor long, la charge de déplétion dans le canal est majoritairement contrôlée par la grille, le reste étant assuré par les jonctions source-substrat et drain-substrat. Lorsque la dimension de la grille diminue, l‟influence de la zone de charge d‟espace des jonctions augmente : c‟est l‟effet géométrique SCE (Short Channel Effect). L‟augmentation de la polarisation du drain VDS entraîne l‟extension de la zone de charge d‟espace (ZCE) des jonctions source-canal et canal-drain dans le canal et réduit la longueur effective du canal (Leff) d‟une quantité WZCE, ce qui contribue aussi à faire chuter la tension de seuil (l‟abaissement de la barrière de potentiel) : c‟est l‟effet électrique DIBL (Drain Induced Barrier Lowering). Avec la diminution de la longueur de grille LG, ces deux effets deviennent particulièrement critiques pour les performances des transistors. Les effets canaux courts SCE et DIBL constituent une limitation importante pour la miniaturisation des technologies, car ils engendrent, via une réduction de Vth, une augmentation incontrôlée du IOFF. En effet, la zone de charges d‟espace des jonctions source-substrat et drain-substrat s‟étend essentiellement vers la zone la moins dopée et induit des effets canaux courts. Par conséquent, une solution pour maitriser ces effets consiste à réduire la zone de charges d‟espace de ces jonctions en contrôlant le dopage des zones source et drain [6]. Cependant, la résistivité de ces régions augmente lorsque leur dopage diminue et pour éviter la formation d‟une résistance trop forte, une petite zone faiblement dopée appelée extension (ou LDD pour « Lightly Doped Drain »), est crée entre le canal et les zones de source et de drain. Ceci a été possible grâce à de nombreuses innovations technologiques, en particulier l‟introduction d‟espaceurs qui permet la formation auto-alignée des extensions à proximité du canal .

Solutions conventionnelles : LDD, poches et halo

Pour contrer les effets canaux courts, différentes stratégies sont mises en place au niveau des composants : utilisation d‟espèces chimiques plus ou moins diffusantes, limitation du bilan thermique, ajout d‟implantations. Ce dernier point est particulièrement intéressant car il permet d‟augmenter le dopage canal moyen lorsque la longueur de grille diminue. En effet, en plus des implantations LDD que nous avons citées plus haut . Cette implantation est faite après la définition des grilles sous un angle afin de permettre une partie des dopants de se retrouver de part et d‟autre de la grille. Le canal quant à lui n‟est pas implanté car masqué par la grille.

Dispositifs émergents

Les solutions conventionnelles ne sont plus adaptées pour contrer les effets de canal court des technologies de dernière génération. En effet, pour viser des longueurs de grille de moins de 25 nm, il faudrait réaliser des oxydes de moins de 1 nm, très favorables aux fuites par effet tunnel, et des dopages progressifs entre le canal et la source avec des gradients de dopants difficilement réalisables. Le pic de dopage doit atteindre 10¹⁹ at.cm⁻³ à une profondeur de 10 nm tout en conservant un dopage de canal raisonnable d‟environ 10¹⁷at.cm⁻³ .

Le rapport de stage ou le pfe est un document d’analyse, de synthèse et d’évaluation de votre apprentissage, c’est pour cela chatpfe.com propose le téléchargement des modèles complet de projet de fin d’étude, rapport de stage, mémoire, pfe, thèse, pour connaître la méthodologie à avoir et savoir comment construire les parties d’un projet de fin d’étude.

Table des matières

INTRODUCTION GENERALE
Chapitre I : les jonction ultra-minces : présentation générale et problèmes inhérents
I Introduction
II Le MOSFET : limites et solutions à la miniaturisation
II.1 Introduction au transistor MOS
II.1.1 Principe de fonctionnement
II.2 Fin du CMOS conventionnel
II.2.1 Loi d‟échelle
II.2.2 La « Roadmap »
II.2.3 Limites : L‟effet canal court (SCE) et l‟effet drain (DIBL)
II.2.4 Resistances séries
II.2.5 Fuites
II.3 Solutions conventionnelles : LDD, poches et halo
II.4 Dispositifs émergents
II.4.1 Le substrat
II.4.2 Le canal
II.5 Bilan partiel
II.5.1 Figure de mérite de la jonction
II.5.2 Figures de mérite du transistor MOS
III Technologies : Procédés de fabrication des jonctions ultrafines
III.1 Techniques de dopage
III.1.1 Implantation ionique
III.1.2 Plasma
III.2 Technique d‟activation
III.2.1 Le recuit rapide standard (RTP)
III.2.2 Le recuit « Flash » milliseconde
III.2.3 Le recuit laser
III.2.4 Conclusion
IV Diffusion des dopants
IV.1 Equation de la diffusion : La loi de Fick
IV.2 Défauts ponctuels et mécanismes de diffusion des dopants
IV.2.1 Définitions
IV.2.2 Concentration à l‟équilibre
IV.2.3 Diffusivité des défauts ponctuels
IV.2.4 Etat de charge majoritaire
IV.2.5 Diffusion des dopants usuels
IV.3 Conclusion
V Implantation ionique et défauts
V.1 Les clusters d‟interstitiels
V.2 Les défauts {311}
V.3 Les boucles de dislocations
V.4 Position et origine des défauts étendus
V.4.1 Cas d‟une implantation non-amorphisante
V.4.2 Cas d‟une amorphisation du substrat
V.5 Conséquences des défauts étendus
V.5.1 La diffusion anormale
V.5.2 Influence des défauts sur l‟activation des dopants
V.5.3 Effets des défauts étendus sur les propriétés électriques des composants
VI Intérêt des outils de simulation
REFERENCES DU CHAPITRE I
Chapitre II : Rappels théoriques sur l’évolution des défauts d’implantation et la diffusion des dopants
I Introduction
II Implantation ionique
III Evolution des défauts au cours du recuit d’activation
III.1 Recombinaison des défauts ponctuels
III.1.1 Épitaxie en phase solide
III.1.2 Recombinaison en profondeur
III.1.3 Recombinaison avec des impuretés
III.1.4 Effet de la surface
III.2 Réaction d‟agglomérats d‟interstitiels
III.2.1 Structure des défauts étendus
III.2.2 Mécanisme et cinétique d‟évolution au cours du recuit thermique
III.2.3 Modèles de la littérature
IV Formation d’agglomérats mixtes dopant-défauts
IV.1 La solubilité limite
IV.2 Bore
IV.2.1 Observations expérimentales
IV.2.2 Calculs théoriques
IV.2.3 Modèles
IV.3 Cas des autres dopants
IV.3.1 Arsenic
IV.3.2 Phosphore
IV.3.3 Antimoine
V L’interface Si/SiO2
V.1 Ségrégation des impuretés
V.2 Exo-diffusion
V.3 Modèle
VI Conclusion
REFERENCES DU CHAPITRE II
Chapitre III : Méthode de simulation
I introduction
II Implantation des dopants dans le Silicium
III Modèle general de la diffusion des dopants dans le Silicium
III.1 Modèle de diffusion
III.2 Modèle relatif aux amas d‟interstitiels
III.3 Modèle relatif aux amas mixtes de dopant et d‟interstitiels : BmIn, AsmVn
III.3.1 Présentation générale du modèle
III.3.2 Cas du bore
III.3.3 Cas de l‟arsenic
III.4 Modèle d‟interface pour les dopants
IV Conclusion
REFERENCES DU CHAPITRE III
Chapitre IV: Développement, optimisation et intégration de modèles physiques pour la simulation des défauts étendus et de la diffusion dans le Silicium
I Introduction
II Modèle des agglomérats d’interstitiels dans le silicium
II.1 Petits amas d‟interstitiels (SMICs) et défauts {311}
II.2 Transformation {311}/boucles de dislocation
II.3 Conclusion
III Formation de jonctions ultrafines
III.1 Etudes fondamentales
III.2 Etudes appliquées
III.2.1 Diffusion des dopants après implantation directe
III.2.2 Diffusion des dopants après implantation préamorphisante
III.3 Conclusion
IV Recuit Flash
IV.1 Défauts étendus
IV.1.1 Détails expérimentaux
IV.1.2 Analyse
IV.1.3 Simulation et discussion
IV.1.4 Conclusion
IV.2 Dopant
V Modèle relatif à l’interaction du bore avec les defauts étendus
V.1 Etude expérimentale
V.1.1 Analyse MET
V.1.2 Analyse SIMS
V.2 Description du modèle
V.3 Simulation
V.4 Conclusion
REFERENCES DU CHAPITRE IV
CONCLUSION GENERALE