L’antenne réseau à pointage électronique

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 L’oscillateur contrôlé en tension

Le VCO génère le signal de sortie de la PLL. La fréquence du signal qu’il génère dépend d’une tension de contrôle (Vtune) appliquée à son entrée. La relation entre l’entrée et la sortie peut s’écrire de manière linéaire en première approximation : fout = f0 + Kvco Vtune (1.6 où f0 représente la fréquence du VCO au repos, c’est-à-dire pour une tension de contrôle nulle. K vco représente le gain du VCO en Hz/V. La fonction de transfert du VCO s’écrit : θvco Vtune = 2πKvco p(1.7)

Le comparateur phase/fréquence

Le comparateur phase-fréquence séquentiel associé à une pompe de charge et un filtre est la structure la plus utilisée en tant que chaîne de détection. L’ensemble transmet l’information de l’erreur de phase entre le signal de référence et le signal de sortie du diviseur de fréquence. La figure 1.8 représente la structure classique du comparateur phase-fréquence séquentiel. C’est un système à trois états fonctionnant sur front [2] : l’état nul, l’état d’accélération et l’état de ralentissement. L’état nul correspond au cas où les signaux fref et fdiv sont en phase. Lorsque fref est en avance de phase par rapport à fdiv, la sortie « Up » passe à l’état haut pendant une durée correspondante à l’écart de phase : c’est l’état d’accélération, qui a pour conséquence d’augmenter la fréquence du VCO. L’état de ralentissement correspond à l’état où fref est en retard de phase par rapport à fdiv. La sortie « Down » passe alors à l’état haut, et en conséquence, la fréquence du VCO est abaissée. Ce fonctionnement peut être illustré par la figure 1.9 représentant le diagramme d’état du PFD ainsi que la figure 1.10 représentant les chronogrammes pour un PFD idéal.

La pompe de charge

La pompe de charge permet de convertir les signaux « Up » et « Down » venant du PFD, en courant dans le filtre de boucle. Si la source injectant du courant a la même valeur Ip que la source retirant du courant (figure 1.11), le courant d’erreur moyen en sortie de la pompe peut s’écrire de manière linéaire en première approximation : I cp = Ip ∆θ 2π (1.8)

Diviseur de fréquence

Le diviseur de fréquence permet de diviser la fréquence du signal de sortie du VCO afin de le comparer à la fréquence de référence de la PLL, plus basse. Cette utilisation du diviseur de fréquence sur la boucle de retour de la PLL réalise la multiplication de fréquence du signal de référence (équation 1.5).
Les diviseurs de fréquence sont en principe programmables (programmation du rapport de division), ce qui permet de faire varier la fréquence de sortie de la PLL. Ils peuvent être à rapport de division entier ou fractionnaire.

Modélisation de la PLL verrouillée

Fonctions de transfert

La modélisation de la PLL permet de définir les paramètres de chaque bloc, décrit précé- demment, nécessaires à la convergence (et donc la stabilité) du système.
Lorsque la PLL est verrouillée, le système est considéré comme linéaire pour de faibles variations de fréquence autour de cette position d’équilibre où elle peut être modélisée dans le domaine de Laplace. Toutefois, il est intéressant de noter que cette modélisation est une approximation qui n’est valable que pour une valeur de BP de la PLL (définie plus bas) faible devant la fréquence de référence fref et que la modélisation se fait de manière plus rigoureuse, pour le couple PFD/CP, dans le domaine des transformés en Z [6, 2, 3]. Ceci est lié au fonctionnement discret du couple PFD/CP qui génère des impulsions en courant à la fréquence de référence. Pour assurer la validité du modèle de Laplace ainsi qu’une première condition sur la stabilité du système, la limite de la bande passante est définie ainsi : BP ≤ fref10 (1.11)

Limitation des performances d’une PLL entière

La conception d’une PLL à division entière repose sur un compromis entre ses différentes caractéristiques. La figure 1.17 illustre les interactions entre les paramètres et les performances de la boucle dans ses grands axes : augmenter la résolution fréquentielle implique une diminution de la fréquence de référence. La bande passante doit être abaissée pour respecter la limite BP < fref/10 et le rapport de division N doit être augmenté pour garder la même fréquence de sortie. Or diminuer la bande passante diminue la rapidité de la boucle. En effet, le temps de verrouillage est inversement proportionnel à la bande passante (tlock ∝ 1/BP) [3]. Elle a aussi un impact sur le bruit de phase tout comme l’augmentation de N : le bruit de phase de l’oscillateur de référence (généralement meilleur que le VCO libre) se retrouve en sortie de la PLL, mais rehaussé de 20 log(N) dans la limite de la bande passante (§ 1.5.8.1). Le même raisonnement peut être fait si ce n’est pas la résolution fréquentielle qu’on souhaite augmenter, mais la rapidité de la boucle, ou en encore si l’on souhaite optimiser le bruit de phase en sortie de la boucle, etc.
La PLL entière atteint donc, dans bien des cas, des limites en performances qui peuvent être repoussées par l’utilisation de la division fractionnaire.

Compensation de l’erreur de phase

Le filtre de boucle n’est souvent pas suffisant pour filtrer les raies parasites ; surtout que plus la périodicité de l’accumulateur est grande, plus les raies se situent à basse fréquence et sont difficiles à filtrer. À partir de la structure classique, il est possible de réduire voire supprimer ces raies en venant corriger l’erreur de phase à l’intérieur de la PLL. Il existe deux méthodes reconnues de compensation. La première méthode utilise une DLL (Delay Locked Loop) entre la sortie du diviseur et l’entrée du PFD [13]. Cette structure vient corriger la phase du signal de contre-réaction pour effectuer la compensation, mais devient rapidement complexe et limite la résolution [14]. La seconde méthode, représentée par la figure 1.23, utilise un CNA 1 pour venir compenser l’erreur de phase transmise par la chaîne de détection [15, 9]. L’inconvénient de cette structure revient à la complexité du CNA, mais surtout aux variations technologiques ainsi qu’à la température et la tension d’alimentation [14].

Interpolation de l’erreur de phase (utilisation d’un DDS)

Le DDS est un synthétiseur de fréquence directe (sans boucle de rétroaction comme pour la PLL) numérique. À partir d’un mot binaire qu’on lui applique en entrée, il génère un signal en sortie dont la fréquence est fonction du mot d’entrée et de la fréquence de l’horloge qui le pilote. Le DDS est en principe utilisé comme synthétiseur de signaux arbitraires de fréquence variable, mais son fonctionnement offre la possibilité de l’utiliser en tant que diviseur de fréquence fractionnaire.

Principe du DDS

DDS permet en général de reconstruire un signal en sortie à partir d’échantillons. À chaque front d’horloge, la sortie de l’accumulateur est incrémentée de la valeur de MCF (mot de contrôle de fréquence). On l’appelle accumulateur de phase, car sa sortie correspond à des rampes d’échantillons représentant la phase instantanée du signal à générer (exemple : 0 = 0 rad, 2n – 1 = 2π 1 – 21n rad avec la taille n de l’accumulateur). Ces échantillons de phase sont ensuite convertis en amplitude par le CPA 1. On a alors la version échantillonnée du signal à créer (ici un sinus) qui est ensuite convertie par un CNA puis, éventuellement, filtré par un filtre passe-bas. Le DDS permet de générer toute forme de signal. Il suffit en effet de changer le CPA ou de le reprogrammer s’il s’agit par exemple d’une mémoire [22]. À chaque front d’horloge, un échantillon est généré. Le nombre d’échantillons représentant une période du signal de sortie dépend de la valeur MCF de l’accumulateur. Les valeurs « légales » de MCF générant les fréquences respectant le théorème d’échantillonnage de Nyquist-Shannon sont comprises entre 0 et 2n–1 (avec n la taille de l’accumulateur en bits) : toute valeur supérieure à 2n – 1 génère ces mêmes fréquences par repliement de spectre. La fréquence du signal de sortie s’écrit pour ces valeurs légales :  fout = MCF 2n fclk ;∀ MCF ≤ 2n–1.

Comparaison des différentes structures

Il est intéressant et nécessaire de comparer ces différentes structures, mais pour ce faire, il faut impérativement réaliser une comparaison pour des rapports de division strictement identiques. En effet, au sein d’une même structure, le contenu parasite en sortie du diviseur est différent pour deux rapports de division fractionnaires différents, vu que les périodicités sont différentes (sauf cas particulier). Nous avons donc modélisé et simulé ces différentes structures afin de s’assurer de la similitude des conditions de simulation.

Comparaison spectrale

La figure 1.30 représente le schéma de simulation avec différents cas de diviseurs fractionnaires. Pour chaque cas, la sortie du diviseur fractionnaire est comparée avec la sortie d’un diviseur fractionnaire idéal à l’aide d’un PFD, permettant ainsi de récupérer un signal d’erreur de phase défini dans les figures 1.19 et 1.20. Ce signal est intéressant à observer, car c’est lui qui, après filtrage, correspond au signal de contrôle du VCO lorsqu’on est dans la configuration d’une PLL. Le premier cas représente le fonctionnement classique, décrit au § 1.6.4.1, à la différence que là, l’accumulateur n’est pas utilisé pour piloter un diviseur N/N + 1 : la sortie fractionnaire est récupérée directement sur le bit de poids fort (MSB 1). Ce cas permet de se comparer directement avec le quatrième, correspondant à l’utilisation d’un DDS (accumulateur + reconstruction de signal) qui permet d’effectuer de l’interpolation d’erreur de phase. Le deuxième cas permet de montrer l’effet de randomisation de la séquence binaire qui contrôle le diviseur N/N + 1.
Une suite de séquences binaires différentes a été générée, dont chaque séquence a une valeur moyenne correspondant à la valeur fractionnaire voulue. Le troisième cas correspond au modulateur Σ∆. Un modèle de MASH-111 (Σ∆ d’ordre 3) avec une sortie quantifiée sur 3 bits contrôle un diviseur multi-module. Le MASH-111 retourne huit valeurs entières comprises entre –3 et +4.

Le VCO

Après avoir mis en place tout l’environnement de conception, la prise en main du « design kit » d’IBM s’est fait au travers de la conception du VCO, première fonction que nous avons conçue. Il s’agit d’un circuit critique de la PLL, car non seulement c’est lui qui fonctionne à la plus haute fréquence, mais il est de plus très sensible aux différents éléments parasites (capacités, résistances, inductances, couplages électromagnétiques) qui viennent dégrader le facteur de qualité du résonateur et modifier la plage de fréquences de sortie. Une grande attention doit alors être apportée au dessin des masques afin, sinon de minimiser ces éléments parasites, du moins d’en cadrer l’influence.
Avant de parler de la structure d’oscillateur choisie et de sa conception, il est intéressant d’effectuer un petit tour d’horizon des principes existants.

Principales structures d’oscillateurs

On trouve dans la littérature beaucoup de structures différentes pour réaliser des oscillateurs et donc des VCO. Pour résumer, il existe trois grandes familles d’oscillateurs : les oscillateurs à relaxation (multivibrateurs) utilisés pour des applications basses fréquences, les oscillateurs en anneaux et les oscillateurs à résonateurs, ces deux derniers étant largement utilisés pour les applications RF. Réalisés par une mise cascade d’un nombre impair d’inverseurs (figure 2.12), les oscillateurs en anneaux ont alors l’avantage d’une facilité d’intégration car ils ne nécessitent pas d’éléments extérieurs ou imposants comme pour les oscillateurs à résonateurs. Leur principal défaut est leur performance en bruit de phase [1]. Pour les applications RF nécessitant des fonctionnements hautes fréquences avec de bonnes performances en bruit, les meilleurs candidats sont les oscillateurs à résonateurs. Dans le cadre du projet FAST, l’objectif du tout intégré à faible coût et faible bruit nous oriente directement vers les VCO à résonateurs intégrés LC. Bien que les VCO utilisant des résonateurs externes à fort coefficient de qualité comme les ré- sonateurs SAW («Surface Acoustic Wave») et BAW [2, 3] («Bulk Acoustic Wave») permettent d’obtenir de meilleures performances en bruit de phase, les VCO à résonateur LC gardent l’avantage d’une meilleure facilité d’intégration tout en ayant des performances convenables [4] (de l’ordre de -110 dBc/Hz @ 1 MHz pour des VCO autour de 19 GHz). On peut choisir soit des structures simples avec une seule sortie (Colpitts simple (figure 2.1), Pierce simple, etc), soit des structures équilibrées avec deux sorties différentielles (paires croisées (figure 2.2), push-push, etc).

Caractéristiques du VCO

Chaque application a ses exigences concernant les caractéristiques du VCO. En général, pour y répondre, on doit jouer sur des compromis car certaines caractéristiques essentielles du VCO sont en conflit les unes avec les autres. Par exemple, il est difficile d’augmenter la gamme de fréquences tout en diminuant le bruit de phase.
Les principales caractéristiques du VCO sont les suivantes :
• le bruit de phase : il traduit la pureté du signal généré. Les performances en bruit dé- pendent du coefficient de qualité du résonateur, de la taille des composants (les gros transistors sont moins bruyants), de la polarisation (en général on améliore le bruit de phase en augmentant les courants de polarisation), etc.
• la plage en fréquence : le VCO doit être capable de couvrir la bande de fréquence souhaitée.
• la linéarité : afin de simplifier le design, on cherche à avoir le Kvco le plus linéaire possible, la fonction de transfert d’une PLL étant le plus souvent calculée avec l’approximation d’un Kvco constant.
• le « pushing » : il représente la sensibilité de la fréquence générée par le VCO à une variation de tension d’alimentation, et donc à son bruit.
• le « pulling » : il représente la sensibilité de fréquence à une variation de l’impédance de la charge en sortie.
• la consommation : on la souhaite la plus faible possible.

VCO paire différentielle croisée

La structure retenue est celle d’un VCO à paire différentielle croisée représenté figure 2.3. Cette structure a été choisie car sa sortie différentielle est prévue pour être connectée à un mélangeur différentiel conçu par ailleurs. Un autre avantage de cette structure, est la possibilité de former un VCO avec quatre sorties en quadrature en mettant simplement deux VCO de ce type, judicieusement interconnectés [5]. Le cœur du circuit est composé d’un résonateur LC (en pointillés) et d’un amplificateur à résistance négative (en tirets) qui vient compenser les pertes énergétiques du résonateur. Une estimation de la fréquence d’oscillation fosc peut être calculée à partir des éléments du résonateur, c’est-à-dire à partir de la valeur de l’inductance L et des capacités C1, C2, Cvar, Cpar et Cπ. Cπ représente la capacité d’entrée (base-émetteur) des transistors amplificateurs T1 et T1′. Cpar représente la somme des capacités parasites amenées lors de la conception (capacités de couplage entre les pistes de connexion). La fréquence d’oscillation est donnée par 1 2πpLCeq La polarisation de la base des transistors amplificateurs est gérée de manière indépendante grâce au pont de résistances R1 et R2. Le miroir de courant formé par les transistors T3 et T4 permet d’imposer un courant de polarisation de l’amplificateur, modifiable via l’entrée VBias. Un étage émetteur suiveur pour chaque sortie est réalisé par deux montages collecteurs communs (transistors T2 et T2′) qui permettent de connecter une charge en sortie du VCO sans venir dégrader le résonateur par l’appel de courant résultant. On améliore ainsi le «pulling» tout en autorisant simultanément la mesure sur 50Ω.
La variation de fréquence du VCO est rendue possible par la modification de la capacité équivalente Ceq grâce à des diodes varicap Cvar placées en série avec deux capacités fixes C2. Ces capacités C2 jouent deux rôles :
• améliorer le coefficient de qualité du résonateur. En effet, pour une tension de contrôle VTune donnée, il est important de minimiser les variations de la tension aux bornes des diodes varicap pour éviter une variation de la capacité résultante du résonateur. Rajouter ces capacités fixes couplées aux deux résistances R0 permet de fixer un potentiel à l’anode des varactors et d’y avoir des amplitudes d’oscillation plus faible [6].
• obtenir un Kvco positif, c’est-à-dire qu’une augmentation de la tension de contrôle engendre une augmentation de la fréquence d’oscillation. 

Table des matières

Introduction générale
1 Synthèse de fréquence du projet FAST 
1.1 Introduction
1.2 Le projet FAST
1.2.1 Contexte et enjeu
1.2.2 L’antenne réseau à pointage électronique
1.3 Orientation de la thèse
1.3.1 La synthèse de fréquence
1.3.2 Compensation de l’effet Doppler
1.3.3 Spécifications pour la synthèse de fréquence
1.4 Généralités sur la synthèse de fréquence
1.4.1 La synthèse de fréquence à base de PLL
1.4.2 Principales caractéristiques des synthétiseurs de fréquence à base de PLL
1.5 Les bases de la PLL
1.5.1 Principe
1.5.2 L’oscillateur contrôlé en tension
1.5.3 Le comparateur phase/fréquence
1.5.4 La pompe de charge
1.5.5 Filtre de boucle
1.5.6 Diviseur de fréquence
1.5.7 Modélisation de la PLL verrouillée
1.5.7.1 Fonctions de transfert
1.5.7.2 Dimensionnement du filtre de boucle
1.5.8 Raies parasites et bruit de phase
1.5.8.1 Bruit de phase
1.5.8.2 Raies parasites
1.5.9 Résolution
1.5.10 Limitation des performances d’une PLL entière
1.6 La division fractionnaire
1.6.1 Introduction
1.6.2 Principe de la division fractionnaire
1.6.3 Les raies parasites
1.6.3.1 Origine des raies parasites
1.6.3.2 Réduction et suppression des raies parasites
1.6.4 Principales structures de diviseur fractionnaire
1.6.4.1 Structure classique (brassage des rapports de division)
1.6.4.2 Compensation de l’erreur de phase
1.6.4.3 Randomisation
1.6.4.4 Mise en forme du bruit par un modulateur Σ∆
1.6.4.5 Interpolation de l’erreur de phase (utilisation d’un DDS)
1.6.5 Comparaison des différentes structures
1.6.5.1 Comparaison spectrale
1.6.5.2 Limitations de la bande passante de la PLL
1.6.5.3 Résumé des principales structures de diviseur fractionnaire
1.6.6 Conclusion
Références bibliographiques
2 Conception d’une PLL 
2.1 Introduction
2.2 Le VCO
2.2.1 Principales structures d’oscillateurs
2.2.2 Caractéristiques du VCO
2.2.3 VCO paire différentielle croisée
2.2.4 Conception du VCO
2.2.4.1 Premiers résultats de simulations
2.2.4.2 Réalisation du VCO
2.3 Le diviseur de fréquence
2.3.1 Circuits logiques pour la RF
2.3.1.1 Logique CMOS
2.3.1.2 Logiques à paire différentielle (CML/ECL)
2.3.1.3 Logique ECL multi-niveaux
2.3.2 Conception du diviseur
2.3.2.1 Diviseur ECL
2.3.2.2 Diviseur CMOS
2.3.2.3 Passage de la logique ECL à la logique CMOS
2.4 PFD et pompe de charges
2.5 Assemblage de la PLL
2.6 Conclusion
Références bibliographiques
3 Conception du diviseur fractionnaire 
3.1 Introduction
3.2 Inconvénients d’un DDS utilisé seul
3.2.1 L’association DDS/PLL
3.2.2 Dimensionnement du DDS
3.2.2.1 Utilisation du DDS seul pour la division
3.2.2.2 Utilisation d’un diviseur avant le DDS
3.3 Diviseur à double module
3.4 Nouvelle architecture de diviseur fractionnaire
3.4.1 Principe
3.4.2 Rapports de divisions synthétisables
3.4.2.1 Première approche
3.4.2.2 Motif (ou période) de l’accumulateur
3.4.2.3 Périodicité du système complet
3.4.2.4 Résolution
3.4.3 Simulations comportementales
3.4.4 Conception de l’accumulateur de phase
3.4.4.1 Choix de la structure de l’accumulateur
3.4.4.2 Réalisation de l’accumulateur
3.4.4.3 Dessin des masques
3.4.5 Le compteur et le comparateur
3.4.6 Passage de la logique ECL à CMOS
3.4.7 Diviseur complet
3.5 Conclusion
Références bibliographiques
4 Résultats expérimentaux du diviseur fractionnaire 
4.1 Introduction
4.2 Mesure de l’accumulateur
4.2.1 Spectres de sortie
4.2.2 Domaine de fonctionnement de l’accumulateur
4.3 Mesure du diviseur complet
4.3.1 Mesure de la fréquence en fonction de la programmation
4.3.2 Spectre de sortie
4.3.3 Modifications nécessaires du circuit
4.3.4 Limite fréquentielle du système
4.4 Conclusion
Références bibliographiques
Conclusion générale et perspectives 
A Calcul de l’erreur de phase dans la division fractionnaire classique 
A.1 Signal idéal
A.2 Lors d’une division par N
A.3 Lors d’une division par N + 1
B Programme périodicité du diviseur fractionnaire 
Liste des figures & tableaux
Liste des figures

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