L’AMPLIFICATEUR RF DE PUISSANCE

L’AMPLIFICATEUR RF DE PUISSANCE

INTRODUCTION

Les télécommunications sans fil ont connu, et connaissent toujours, une évolution importante dans une multitude de secteurs d’opération. Afin d’agrémenter cette affirmation, une étude (CIA, 2012) soutient qu’il y avait rien de moins que 5.9 milliards de téléphones cellulaires en activités sur la planète en 2012. Il est donc difficile de nier l’effervescence de la téléphonie cellulaire qui est un secteur d’opération parmi tant d’autres utilisant les communications sans fil. Avec l’arrivée des téléphones intelligents et des tablettes avec un accès à internet sans fil, les utilisateurs utilisent des plateformes multimédias de plus en plus exigeantes sur la quantité d’informations que doivent transmettre les appareils sans fils. À ce titre, de nouvelles technologies sans fil tendent à augmenter leur largeur de bande comme le « Long Term Evolution-Advance » (LTE-A) aussi nommé « LTE-Release 10 » (Ghosh et al., 2010) qui étend la bande passante de 20 MHz du LTE jusqu’à 100 MHz par agrégation de plusieurs porteuses.
Il y a plusieurs composantes importantes dans l’émetteur d’un appareil mobile, dont celle qui augmente suffisamment la puissance du signal afin de transmettre le signal à la station de base : l’amplificateur de puissance en radiofréquence sur puce qui est aussi nommé dans ce mémoire RFIC PA selon la terminologie anglaise « Radio Frequency Integrated Circuit Power Amplifier ». L’efficacité énergétique est toujours un enjeu majeur pour cette composante qui consomme une proportion importante de l’énergie de la batterie de l’appareil mobile. La linéarité et la puissance de sortie sont aussi d’autres points clés à considérer lors de la conception de cette composante. L’idée, encore spéculative, de pouvoir intégrer au complet l’émetteur et le récepteur en radiofréquence (RF) pour dispositif mobile sur une seule puce (Hajimiri, 2005) explique en partie la popularité grandissante des technologies « Complementary metal-oxide-semiconductor » (CMOS) dans le domaine des amplificateurs de puissances RF. En effet, les plus gros avantages du CMOS sont sa grande intégrabilité et son faible coût. Cependant, cette technologie comporte des contraintes importantes, telles que sa faible tension de claquage, les pertes importantes dans le substrat et la faible précision ainsi que le faible facteur de qualité de ses composantes passives sur puce. Ces contraintes limitent significativement les performances en termes de linéarité, d’efficacité et de puissance de sortie des RFIC PAs en CMOS.

 Récentes recherches sur les RFIC PAs en CMOS

Cette section offre une vue d’ensemble des récents développements dans le domaine des RFIC PAs en technologie à base de silicium. Plusieurs techniques ont pour concept la modification du comportement de l’amplificateur en fonction de la puissance du signal RF  d’entrée. La section 0.2.2.1 est une revue plus détaillée de ces techniques étant donné que le sujet de ce mémoire y est étroitement lié. Voici une brève revue des autres développements les plus significatifs.
Il est possible d’implémenter sur puce certaines techniques originalement implémentées dans les circuits des stations de base. Par exemple, les amplificateurs Doherty (Kim et al., 2006), composés d’un inverseur et de deux cellules d’amplification, l’une pour amplifier la porteuse et l’autre dédiée à l’amplification des pics du signal RF d’entrée. Les Doherty augmentent significativement l’efficacité énergétique à plus faible puissance. (Randall, 2008, p. 95) est un exemple d’implémentation sur puce CMOS. Les amplificateurs Chireix, aussi nommés LINC (pour « LInear amplification using Nonlinear Components) (Cripps, 2006, p. 240) ont aussi originalement été utilisés pour les stations de base. Ceux-ci sont formés de deux amplificateurs non-linéaires précédés d‘un modulateur de phase qui convertit la modulation d’amplitude du signal d’entrée en deux signaux modulés en phase, mais de sens opposés.

 Présentation d’une nouvelle architecture d’un RFIC PA en CMOS à l’étude et motivation de la proposition d’une détection d’enveloppe intégrée sur puce

Une problématique qui mérite d’être étudiée davantage est qu’un amplificateur de puissance opéré à basse puissance est peu efficace. Une modulation continue de la tension de polarisation VCTRL en basse puissance montre un grand potentiel d’augmentation de l’efficacité et ce type de technique requiert une détection analogique de l’enveloppe large bande à faible consommation, idéalement intégrée sur la puce du PA. Or, la faible quantité d’articles sur la modulation continue de VCTRL de la revue de littérature démontre une opportunité d’innovation dans cet axe de recherche.

 Motivations pour la caractérisation d’une matrice d’amplification en CMOS 0.18 μm

La difficulté d’une bonne modélisation et d’une simulation précise des amplificateurs de puissance RF sur puce est un fait connu. Malheureusement, la récente popularité des technologies CMOS dans ce domaine fait en sorte que peu de données sont disponibles sur les performances à haute puissance d’une matrice d’amplification de grande dimension en CMOS 0.18 μm. Ces conditions font en sorte que des mesures expérimentales sur une matrice d’amplification RF en CMOS permettent de recueillir des informations pertinentes à de futures conceptions d’architecture complètes comme proposée en Figure 0.1. Des mesures expérimentales clairement exposées en termes de robustesse, de gain, de puissance linéaire maximale et d’efficacité pourraient être favorable à de futures réalisations de RFIC PAs en technologie à base de Si. C’est pourquoi ce projet vise à la réalisation et la caractérisation d’une matrice dans cette technologie.

CONCEPTION ET CARACTÉRISATION D’UN DÉTECTEUR D’ENVELOPPE EN CMOS 0.18 UM ET DE SES CIRCUITS SECONDAIRES

 Principe de fonctionnement du détecteur d’enveloppe

Deux versions du même détecteur sont implémentées. L’une des versions est composée d’un amplificateur de courant (étage I sur la Figure 3.1) et du circuit de détection d’enveloppe(étage II sur la Figure 3.1). Tandis que l’autre version utilise uniquement le circuit de détection d’enveloppe.
L’amplificateur de courant (étage I) a deux rôles; une conversion tension/courant de la puissance disponible à l’entrée du détecteur (PAVS_ED) et une amplification en courant. On pourrait aussi dire que cet étage est un « buffer » puisqu’il présente une haute impédance d’entrée et qu’il n’est pas caractérisé par un gros gain en puissance. Une capacité de découplage entre les deux étages est nécessaire afin d’éliminer la composante DC à l’entrée du circuit de détection (étage II).

 Surfaces de puce utilisée par les détecteurs comparées à celle de la matrice
d’amplification

La version du détecteur qui utilise l’amplificateur de courant et celle qui ne l’utilise pas occupent respectivement une surface de semi-conducteur de ~19200 μm2 et ~6000 μm2 en incluant les circuits de polarisation comparativement à 33900 μm2 pour la matrice d’amplification. On note que peu d’efforts ont été dirigés vers cet aspect de la conception en raison du grand nombre de plots requis, dictant une grandeur de puce plus grande que requise par la circuiterie. Par exemple, on note sur la Figure 3.33b une longue ligne entre le miroir de courant M7a/b et le miroir de courant M8a/b pouvant être éliminée éventuellement dans une conception optimisée pour une plus faible surface.

 Résultats expérimentaux et performances mesurées du détecteur d’enveloppe

Afin de valider expérimentalement la fonctionnalité de la détection d’enveloppe dans la technologie CMOS 0.18 μm de TSMC, une puce a été fabriquée par l’entremise de CMC Microsystème. La demande d’espace de semi-conducteur sur le lot de fabrication 1302CF a été soumise en juin 2013, la conception a été acceptée en juillet 2013 et les puces ont été reçues en juin 2014.
La version du détecteur utilisant l’amplificateur de courant à son entrée a pour rôle d’augmenter l’impédance d’entrée au prix d’une plus grande surface de semi-conducteur et d’une augmentation de la consommation de puissance statique. Or, la version du détecteur qui n’utilise pas l’amplificateur de courant démontre un comportement de charge adéquat lorsqu’utilisé à l’entrée d’une matrice d’amplification, comme démontré au CHAPITRE 5.
Ces mesures suivent la tendance des résultats de simulations proposant que son impédance d’entrée est de l’ordre de ~430Ω à 1.88 GHz (section 3.5). C’est pourquoi, malgré la conception et la fabrication des deux versions de détecteur, seuls les résultats de la version n’utilisant pas l’amplificateur de courant à son entrée ont été évalués expérimentalement.

CONCLUSION

Ces travaux de recherche sont motivés par une architecture d’un RFIC PA en CMOS à l’étude par l’équipe de recherche du professeur Nicolas Constantin (section 0.2.3) prévue pour une application cellulaire, d’où la fréquence d’opération à une fréquence de 1.88 GHz qui se situe dans la bande PCS. Cette architecture est composée d’une chaîne d’amplification de puissance linéaire et d’un circuit de modulation de l’alimentation pour l’amélioration de l’efficacité énergétique par rapport à ce qui a déjà été étudiée dans la littérature (section 0.2.2). La nouveauté de cette architecture est l’intégration d’un détecteur d’enveloppe sur la puce de la chaîne d’amplification de puissance RF, en vue d’une amélioration de l’efficacité énergétique à un niveau de puissance en dessous du point de compression P1dB. Cela est utilisé à travers une modulation continue de la polarisation à la grille du PA et une réduction du courant dans les circuits du bloc de modulation de l’alimentation. Un avantage de cette proposition est qu’elle est complémentaire aux travaux déjà proposés qui permettent l’augmentation de l’efficacité énergétique par la modulation de VDD du PA.

Table des matières

INTRODUCTION
CHAPITRE 1 CARACTÉRISTIQUES IMPORTANTES DES AMPLIFICATEURS
LINÉAIRES RF DE PUISSANCE ET DES DÉTECTEURS
D’ENVELOPPE
1.1 Introduction
1.2 Bases et caractéristiques importantes des amplificateurs de puissance RF
1.2.1 Puissance de sortie, gain, et linéarité
1.2.2 Efficacité énergétique
1.2.3 Classe d’opération et angle de conduction
1.2.4 « Error Vector Magnitude »
1.2.5 Dimensionnement de la matrice d’amplification
1.3 Caractéristiques des détecteurs de puissance et d’enveloppe
1.3.1 Signal de sortie du détecteur
1.3.2 La fonction de transfert, la plage dynamique d’entrée, la
plage dynamique de sortie et la sensibilité
1.3.3 Le temps de réponse et régime transitoire
1.3.4 La fréquence d’opération et la bande passante d’enveloppe
1.4 Résumé des caractéristiques importantes des amplificateurs linéaires et
des détecteurs d’enveloppe
CHAPITRE 2 DÉTECTION DE PUISSANCE ET D’ENVELOPPE EN CMOS –
ÉTAT DE L’ART
2.1 Introduction
2.2 Revue des détecteurs de puissance RF
2.2.1 Les détecteurs de puissance RMS et d’enveloppe à transistor
MOSFET
2.3 Conclusion sur la technique de circuit sélectionnée pour la proposition d’une
détection d’enveloppe
CHAPITRE 3 CONCEPTION ET CARACTÉRISATION D’UN DÉTECTEUR
D’ENVELOPPE EN CMOS 0.18 UM ET DE SES CIRCUITS
SECONDAIRES
3.1 Introduction
3.2 Principe de fonctionnement du détecteur d’enveloppe
3.2.1 Modes de fonctionnement du détecteur
3.3 Conception du détecteur d’enveloppe et de ses circuits secondaires
3.3.1 Schéma électrique de l’amplificateur de courant et du détecteur
d’enveloppe
3.3.2 Explications théoriques du fonctionnement de l’amplificateur
de courant
3.3.2.1 Isolation à l’entrée et conversion tension RF vers
courant RF
3.3.2.2 Étages d’amplification du courant et ajustement pour
maximiser le transfert vers l’entrée du détecteur
d’enveloppe
3.3.3 Explication du fonctionnement du détecteur d’enveloppe
3.3.3.1 Impédance d’entrée, redresseur et ajustement intégré
de la plage de détection
3.3.3.2 Conversion courant/tension, filtre RC et ajustement intégré
de la plage dynamique de la tension de sortie
3.3.3.3 Filtre passe-bas de sortie
3.3.4 Description des circuits de polarisation
3.3.4.1 Polarisation par pont diviseur CMOS
3.3.4.2 Polarisation par référence de courant auto-polarisée
3.3.5 Schémas électriques du détecteur, de l’amplificateur de courant et
des circuits de polarisation de la puce et dimensionnement des
composantes
3.4 Considérations sur le comportement en stabilité relative du détecteur
3.4.1 Influence des lignes d’alimentation et des fils d’or et conception d’un
réseau de filtrage de l’alimentation
3.4.1.1 Conception d’un réseau Z0LC de filtrage de l’alimentation
3.4.2 Influence des circuits de polarisations sur le comportement transitoire
du détecteur en simulation
3.5 Sommaire des résultats de simulation pour les deux versions du détecteur
3.6 Positionnement stratégique des points de mesures et des possibilités
d’ajustement hors puce
3.6.1 Ajustement de l’impédance du transistor M1
3.6.2 Point de lecture M4M5a
3.6.3 Ajustement de VPOL_M2
3.6.4 Ajustement des références de courant auto-polarisée et possibilité
d’utiliser des tensions de polarisation externes
3.7 Détails de la synthèse de la puce du détecteur d’enveloppe et de ses circuits
secondaires en CMOS 0.18 μm
3.7.1 Présentation des composantes spécifiques à la technologie
CMOS 0.18 μm de TSMC
3.7.1.1 Transistors NMOS et PMOS et structure « Deep N Well »
3.7.1.2 Résistances
3.7.1.3 Capacités
3.7.1.4 Diodes de protection contre les décharges électrostatiques
3.7.1.5 Traces conductrices
3.7.2 Considérations sur les plots, les lignes d’alimentation et la protection
contre les décharges électrostatiques
3.7.2.1 Plots avec protection contre les décharges électrostatiques
3.7.3 Distribution des lignes d’alimentation sur la puce
3.7.4 Présentation de la synthèse des détecteurs d’enveloppe et des
circuits de polarisation
3.7.4.1 Surfaces de puce utilisée par les détecteurs comparées à
celle de la matrice d’amplification
3.8 Résultats expérimentaux et performances mesurées du détecteur d’enveloppe
3.8.1 Schéma de test et noeuds de mesures
3.8.2 Ajustement de la polarisation et consommation statique
3.8.3 Mesure de la fonction de transfert
3.8.4 Mesure de la résistance réelle de sortie avec une excitation AM
3.8.5 Réponse en fréquence et mesure de la bande passante
3.8.5.1 Hypothèses sur les sources potentielles des capacités
parasites présentes à la sortie du détecteur
3.8.6 Mesure de l’excursion maximale du signal de sortie
3.8.7 Résumé des performances clés et comparaison avec d’autres
détecteurs de puissance
3.9 Résumé de la conception et de la caractérisation du détecteur d’enveloppe et
de ses circuits secondaires
CHAPITRE 4 CARACTÉRISATION DES PERFORMANCES D’UNE MATRICE
D’AMPLIFICATION EN CMOS 0.18 UM
4.1 Introduction
4.2 Description de la matrice d’amplification RF réalisée en CMOS 0.18 μm
4.2.1 Schéma électrique de l’amplificateur
4.2.2 Dimensionnement de la matrice d’amplification
4.2.3 Polarisation, adaptations d’impédance et résumé des performances
en simulation
4.3 Détails de la synthèse de la puce de la matrice d’amplification en
CMOS 0.18 μm
4.3.1 Présentation des composantes spécifiques à la technologie
CMOS 0.18 μm de TSMC utilisées dans la synthèse de la matrice
d’amplification
4.3.1.1 Transistor NMOS RF
4.3.1.2 Plots et protection contre les décharges électrostatiques
4.3.2 Structure des lignes d’alimentations et distribution des plots
d’entrées/sorties
4.3.2.1 Plan de la synthèse
4.4 Résultats expérimentaux et performances mesurées pour la caractérisation de la
matrice d’amplification
4.4.1 Présentation du schéma de test de l’amplificateur
4.4.2 Points de polarisation et classe d’opération
4.4.3 Mesures des paramètres S en petit signal
4.4.4 Courbes de la puissance de sortie, du gain et de l’efficacité de
l’amplificateur
4.5 Résumé de la caractérisation d’une matrice d’amplification en CMOS 0.18 μm
CHAPITRE 5 SYSTÈME RF POUR ÉVALUER L’EFFET DU DÉTECTEUR
D’ENVELOPPE SUR LES PERFORMANCES DE
L’AMPLIFICATEUR RF DE PUISSANCE
5.1 Introduction
5.2 Schéma du système RF et distribution de la puissance disponible
5.3 Schéma de test du système RF
5.4 Mesure expérimentale de la fonction de transfert du détecteur au sein du
système RF
5.5 Mesures expérimentales pour l’étude de l’effet du détecteur d’enveloppe sur
l’étage de sortie du PA
5.5.1 Évaluation de l’effet du détecteur sur le gain et l’efficacité
énergétique de l’étage de sortie du PA
5.5.2 Mesure de l’enveloppe d’un signal CDMA et évaluation de
la distorsion causée par le détecteur par une mesure d’« error vector
magnitude »
5.6 Résumé sur l’évaluation de l’effet du détecteur d’enveloppe sur les
performances de l’étage de sortie d’un amplificateur de puissance
CONCLUSION

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