Soutenance mémoire
La physique de la piézorésistivité dans les semi-conducteurs
Le concept de « band gap » d’un semi-conducteur définit l’énergie minimum requise pour un électron pour se libérer de son état stable. Une fois l’électron excité, il est libre de se déplacer dans le semi-conducteur et de participer à la conduction. Cependant, l’excitation d’un électron vers la bande de conduction laisse dernière lui un espace vide . Un électron d’un atome voisin peut donc se déplacer vers l’espace vide. Quand ce dernier électron se déplace, il laisse aussi derrière lui un autre espace. Ce mouvement continuel de l’espace laissé par un électron est appelé « trou », qui peut être illustré comme un mouvement d’une particule chargée positivement à travers la structure cristalline . Par conséquent, l’excitation d’un électron vers la bande de conduction génère non seulement un électron mais aussi un trou dans la bande de valence. Ainsi l’électron et le trou peuvent tous les deux participer à la conduction et sont appelé « porteurs de charge ».
Le nombre des porteurs de charge peut être augmenté en incorporant dans la structure du semi-conducteur des atomes étrangers bien spécifiques. Ce processus est appelé « dopage ». Pour avoir majoritairement les porteurs de charge négative (dopage de type N), on utilise certains atomes dans la colonne V du tableau de la classification périodique des éléments, à savoir, le phosphore (P) et l’arsenic (As). Par contre pour un dopage de type P, les atomes de la troisième colonne (III) sont utilisés : le bore (B) et l’indium (In).
L’application d’une contrainte dans une zone spécifique modifie les niveaux d’énergie. L’électron est excité et peut donc participer à la conduction ; le nombre de porteurs libres est donc modifié. Sachant que la conductivité et la résistivité sont liées par la relation (simplifiée) : ρ=1/σ (avec ρ=résistivité, et σ=conductivité), une action sur la conduction génère donc une variation de la résistivité. Ainsi l’application d’une contrainte sur un semi-conducteur (le silicium) fait varier la résistivité de ce dernier d’où la notion de la théorie de la piézorésistivité. Cette physique est parfois utilisée pour améliorer la performance des transistors MOS. Cela servira plus tard pour la conception des capteurs.
Critères de qualité
Pour que les capteurs à intégrer dans les produits répondent de manière satisfaisante, il faut qu’ils respectent certains critères :
o Sensibilité : les structures à utiliser doivent être suffisamment sensibles afin de déterminer la moindre variation de contrainte dans les produits.
o Testabilité : vu la complexité de l’architecture d’une puce, les capteurs ne peuvent pas être intégrés n’importe où. La configuration doit permettre une facilité des mesures. Ceci dit, les mesures électriques ne peuvent être effectuées qu’après l’étape de ‘‘bumping’’ (s’il y en a) ou lorsque les plots sont faits. Ce qui limite ainsi les étapes de mesures.
o Encombrement : les puces deviennent de plus en plus petites et l’espace disponible restreint. Il est donc nécessaire de trouver une zone où les capteurs peuvent être dessinés sans compromettre la fonction même de la puce.
o Variabilité : effectuer des mesures sur des structures dont les grandeurs électriques varient entre deux tests consécutifs sans changer les paramètres de test n’est pas souhaitable. Mais dans la réalité, cette variation est omniprésente car très souvent les résistances de contact entres les pointes (qui servent de contact entre les plots et l’équipement de mesure) et les plots varient. Il est donc primordial de minimiser cette variation en agissant sur la structure elle-même au niveau de sa conception et sur les équipements de test.
Capteur de contrainte et relations caractéristiques
Description
Sur une plaquette de silicium orientée (001), c’est-à-dire que la direction cristallographique [001] est normale à la surface de la plaquette, les quatre principales directions dans le plan sont : [100], [010], [110] et [-110] . Le comportement du matériau dans deux directions consécutives n’est pas le même, d’où la nécessité d’avoir un ensemble de structures (rosette) orientées dans chacune des directions.
Le choix des capteurs dépend du type de contrainte à déterminer. Les deux zones où les capteurs sont intégrables sont la partie active du silicium et les interconnexions. Pour une implémentation des capteurs dans le silicium, les résistances actives, les résistances en polysilicium et les transistors MOS sont utilisés. Alors que dans les interconnexions, les résistances passives sont les mieux adaptées. Dans ce travail, nous nous intéresserons à la contrainte induite dans la partie active de la puce, i.e. dans le silicium car c’est là où sont tous les composants électriques. Le choix est donc porté sur un capteur à base de transistors MOS . Il s’agit ici d’un capteur planaire (déplacement des porteurs dans le plan) avec des canaux orientés dans différentes directions cristallographiques : [100], [010], [110] et [-110]. Ce capteur comporte des transistors de type N (nMOS) et P (pMOS).
Conception d’une machine de flexion quatre-points dédiée à la calibration des capteurs
Sur le site de ST Crolles, il n’y a aucune machine de flexion quatre-points dédiée à la calibration. Nous avons donc été amenés, dans le cadre de cette thèse, à en concevoir et à en fabriquer une. Les deux fonctions principales de cette machine sont :
– la calibration des capteurs ;
– la détermination de la sensibilité des différentes structures électriques en fonction de la contrainte, et donc la prédiction de l’impact de la contrainte sur les structures : c’est du strain engineering.
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Table des matières
INTRODUCTION GENERALE
I. Contexte industriel
II. Approche adoptée
CHAPITRE I : ETAT DE L’ART
I. Circuit intégré
1. Description
2. Les lois de Moore
II. Procédés de fabrication et quelques problèmes associés
1. Front-End
2. Back-End
III. Contraintes et défaillances induites lors de la fabrication
1. Contraintes résiduelles
2. Défaillances dans les interconnexions
3. Strain engineering
IV. Méthodes d’évaluation des contraintes
1. Démarches expérimentales
2. Démarches numériques
V. Positionnement de la thèse
SYNTHESE I
ABSTRACT I
CHAPITRE II : CONCEPTION DU CAPTEUR DE CONTRAINTE IN-SITU
I. Structure du silicium
1. Silicium monocristallin
2. Silicium amorphe
3. Silicium polycristallin
II. La physique de la piézorésistivité dans les semi-conducteurs
III. Critères de qualité
IV. Capteur de contrainte et relations caractéristiques
1. Description
2. Relations caractéristiques
SYNTHESE II
ABSTRACT II
CHAPITRE III : CALIBRATION DES CAPTEURS
I. Conception d’une machine de flexion quatre-points
1. Méthodes de calibration
2. Conception d’une machine de flexion quatre-points dédiée à la calibration des capteurs
3. Mode opératoire
II. Méthodologie de calibration
1. Plaquette <100> pour n&pMOS
2. Plaquette <110> pour n&pMOS
III. Détermination des coefficients piézorésistifs : applications
1. Technologie CMOS 65nm
2. Technologie BiCMOS 55nm
3. Technologie CMOS 40nm
4. Autres tests
5. Bilan
SYNTHESE III
ABSTRACT III
CHAPITRE IV : EVALUATION DES CONTRAINTES
I. Stratégie de test et études de variabilité
II. Etudes de contraintes induites par le TSV
1. Méthode expérimentale : utilisation des capteurs
2. Approche numérique : simulation par éléments finis
3. Corrélation et discussion
4. Etude complémentaire : calcul de variations de courants de drain
III. Contraintes induites dans un empilement 3D
1. Méthode expérimentale : utilisation des capteurs
2. Méthode numérique : simulation par éléments finis
3. Corrélation et discussion
IV. Contraintes induites dans un empilement 2D
V. Sources d’erreurs liées à l’utilisation des transistors
SYNTHESE IV
ABSTRACT IV
CHAPITRE V : EXPLORATION DE NOUVELLES STRUCTURES
I. Structure et stratégie de test
II. Etude de sensibilité / calibration
1. Méthodologie
2. Résultats
III. Contraintes par simulation éléments finis
1. Description du modèle
2. Résultats : contraintes induites
IV. Impacts des contraintes sur les MOS et la structure bandgap
1. Relations caractéristiques
2. Résultats : impact des contraintes
V. Etude paramétrique : minimisation des contraintes
1. Etude paramétrique
2. Minimisation de la différence entre le coin et le centre de puce
3. Minimisation sur toute la surface de la puce
VI. Etudes de sensibilité des résistances polysilicium
1. Structure de test
2. Résultats du test
SYNTHESE V
ABSTRACT V
CONCLUSION GENERALE ET PERSPECTIVES
ANNEXES
