Soutenance mémoire
La microélectronique et ses enjeux
La course à la miniaturisation
Depuis la démonstration du premier circuit intégré en 1958, par J. Kilby de Texas Instrument, l’industrie de la microélectronique a connu une croissance sans précédent. Si le premier circuit intégré contenait, sur une même surface de silicium, un seul transistor, quatre diodes et quelques résistances, aujourd’hui, les microprocesseurs proposés par la compagnie Intel comptent plus de 2 milliards de transistors sur une puce de 1 cm2 ! Pour parvenir à fabriquer de tels dispositifs, l’industrie de la microélectonique s’est lancée dans une course à la miniaturisation. Afin de diminuer le coût des circuits intégrés et d’augmenter leurs performances, les fabricants n’ont eu de cesse de réduire la taille des transistors et d’augmenter leur nombre par puce.
En 1965, Gordon Moore, ingénieur et co-fondateur d’Intel, constata que depuis 1959, la complexité des circuits d’entrée de gamme avait doublé chaque année. Il prédit alors que cette tendance se confirmerait pendant encore au moins 10 ans. En 1975, il reformula cette prévision en affirmant que le nombre de transistors sur un microprocesseur doublerait tous les deux ans. De 1971 à 2010, cette loi, bien que purement empirique, s’est révélée étonnamment exacte .
Depuis les années 2000, un ensemble d’experts publie tous les ans une feuille de route appelée ITRS (« International Technology Roadmap for Semiconductors ») [1], afin de compléter la loi de Moore. Ils ont pour but de guider la recherche et le développement des technologies de la microélectronique. Le nœud technologique, défini par cette feuille de route est le demi-pas de la structure DRAM (« Dynamique Random Acces Memories »). La course à la miniaturisation reste aujourd’hui particulièrement active, (extrait de l’ITRS) qui définit les objectifs à atteindre pour chaque nœud technologique. On devrait par exemple atteindre, d’ici fin 2012, le nœud technologique 32 nm pour lequel la longueur de la grille des transistors, unité de base d’un microprocesseur (MPU pour MicroProcessor Unit) sera de 22 nm.
Il est cependant de plus en plus difficile de répondre aux exigences dimensionnelles. En effet, à chaque nœud technologique, la miniaturisation se heurte à de nouvelles contraintes (courants de fuite, effets de canaux courts, etc. [2, 3]). Afin de pallier à ces problèmes, de nouveaux matériaux ont été introduits dans l’industrie de la microélectronique avec pour objectif d’entretenir tant bien que mal la loi de Moore. Certaines industries se sont d’ores et déjà orientées vers la réalisation d’architectures nouvelles, telles que les transistors multi-grilles [4, 5], les architectures sur film mince comme les transistors totalement déplétés (FDSOI pour Fully Depleted Silicon on Insulator), ou l’empilement des transistors en trois dimensions [6].
Aujourd’hui, les dimensions de la grille sont tellement faibles, que la rugosité de bord de ligne de celles-ci ne peut plus être négligée. En effet, la longueur de la grille se rapproche désormais de plus en plus de la valeur de cette rugosité nanométrique qui doit son origine aux étapes de lithographie. Le contrôle et la réduction de la rugosité sont donc aujourd’hui des défis à part entière. Dans ce contexte, ce travail de thèse vise à répondre aux besoins de la microélectronique, pour les nœuds technologiques 32 nm et 22 nm.
La technologie CMOS
Structure et principe de fonctionnement d’un transistor MOS
La technologie CMOS (pour Complementary Metal Oxide Semiconductor), qui consiste à associer les deux types de transistor (nMOS et pMOS) afin de réaliser des fonctions logiques, est maintenant largement répandue dans l’industrie de la microélectronique.
Le transistor MOS à effet de champ (FET pour Field Effet Transistor) [7], est la brique élémentaire des circuits intégrés. Il est constitué de quatre électrodes : la grille, la source, le drain et la masse. Il joue le rôle d’interrupteur : selon la tension appliquée sur la grille (Métal), il laisse passer ou non le courant dans le canal (Semiconducteur) situé sous la grille, entre la source et le drain, et isolé par un diélectrique (oxyde). L’application d’une tension (Vg) sur la grille induit par « effet de champ », une couche de porteurs de charges dans le canal. Une zone de charges d’espace (ZCE), ne comportant plus que des charges négatives (resp. positives) dans le cas du nMOS (resp. pMOS) se forme. La surface est alors dite en déplétion. Au-delà d’une tension de seuil appliquée sur la grille (Vth), une zone d’inversion se forme, le canal est conducteur et le transistor est dans l’état passant. Le transport des porteurs dans le canal se fait sous l’application d’une polarisation entre la source et le drain (Vd). Il faut noter que le courant de drain (Id) n’augmente pas de manière infinie en fonction de la tension de drain. Lorsque la tension de drain est faible, le courant varie proportionnellement à la tension drain-source : on parle de régime de fonctionnement linéaire. Au-delà d’une tension Vdsat (égale à Vg-Vth), la densité de porteur diminue et le courant sature. Le courant de drain présente alors une variation sous-linéaire et on parle de régime de saturation .
Le courant Ion est obtenu en régime de forte inversion lorsque le courant sature (Vd = Vsat). Si la tension de la grille est maintenue en dessous de Vth, le canal est isolant, le courant ne peut passer et le transistor est dit en régime bloqué. Le courant Ioff correspond donc à l’état dit bloqué du transistor. Ainsi lorsque Vg = 0, le courant de drain Id équivaut au courant de fuite Ioff. Les courants Ion et Ioff sont des bons indicateurs des performances d’un transistor. Une hausse du courant Ioff dégrade la consommation statique du dispositif. Ainsi de génération en génération, l’objectif de la microélectronique est d’augmenter le rapport Ion/Ioff.
Depuis plusieurs années, on distingue trois types de spécifications pour les transistors. Premièrement, les transistors HP (« High performance ») qui présentent des vitesses de calculs très rapides mais qui ont, en contrepartie, une consommation élevée (Ionet Ioff élevés). Deuxièmement, les transistors LP (« Low Power ») qui privilégient une faible consommation. Enfin, les transistors GP (« General Purpose ») qui constituent un compromis entre faible consommation et rapidité. Il est important de souligner que la vitesse de fonctionnement du transistor est liée à la distance que parcourent les électrons entre la source et le drain, soit à la longueur du canal (liée à la longueur de la grille). Plus cette distance est courte et plus la vitesse de fonctionnement du dispositif est élevée (le temps de parcours des électrons diminue). Ainsi, une réduction de la longueur de la grille est primordiale pour l’élaboration de dispositifs de plus en plus rapides.
Dans les années à venir, les longueurs des grilles utilisées seront de l’ordre de quelques nanomètres, se rapprochant des limites physiques fondamentales. Ainsi de nouveaux concepts sont nécessaires pour continuer l’amélioration des performances des dispositifs. Une des alternatives, d’ores et déjà envisagée, est d’utiliser des transistors à structures tridimensionnelles comme les FinFET (pour Fin-Shaped Field Effect Transistor) [1, 4]. Les processeurs Ivy Bridge d’Intel gravés en 22 nm qui s’appuieront sur de tels transistors, devraient voir le jour fin 2012. Ces types de transistors sont plus performants que les transistors planaires. Le canal est en effet pris en sandwich entre les mailles de la grille et la tension Vg contrôle celui-ci de manière plus précise que dans le cas planaire. La fréquence de fonctionnement est alors plus élevée et les courants de fuite sont plus faibles [8].
Elaboration d’un circuit intégré
Un circuit intégré est l’association d’une puce et d’un boîtier. Le boîtier permet non seulement d’établir une connexion entre la puce et l’extérieur, mais il assure aussi la protection de la puce contre l’hostilité de l’environnement. La puce électronique est composée de milliards de composants (transistors, résistances, diodes, condensateurs). Les circuits intégrés sont le plus souvent fabriqués sur des substrats en silicium monocristallin. Ils sont reproduits plusieurs fois en unités élémentaires sur des plaques de silicium qui font aujourd’hui un diamètre de 300 mm. La fabrication d’un circuit intégré requiert ainsi de nombreuses étapes, regroupées en deux catégories : le « Frond End of Line » et le « Back End of Line », décrivant d’une part les procédés nécessaires à la réalisation des dispositifs actifs et d’autre part ceux relatifs à la réalisation des interconnexions entre les dispositifs.
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Table des matières
Introduction générale
I Contexte général
I.1 La microélectronique et ses enjeux
I.1.1 La course à la miniaturisation
I.1.2 La technologie CMOS
I.1.2.1 Structure et principe de fonctionnement d’un transistor MOS
I.1.2.2 Elaboration d’un circuit intégré
1 Le Frond End of Line
2 Le Back End of Line
I.1.3 Défis liés à la miniaturisation
I.1.4 La rugosité de bord de ligne
I.1.4.1 Définition
I.1.4.2 Problématique
I.2 La photolithographie et la rugosité de bord de ligne
I.2.1 Principe
I.2.2 Formation de l’image
I.2.3 La résolution
I.2.4 Description des procédés de lithographie
I.2.5 Les résines à amplification chimique
I.2.5.1 Réaction d’amplification chimique
I.2.5.2 Composition des résines à amplification chimique
I.2.6 Les résines 193 nm
I.2.7 Origine de la rugosité de bord de ligne
I.2.7.1 LER du masque
I.2.7.2 Le logarithme de la pente de l’image aérienne
I.2.7.3 Modélisation du LER de la résine
I.3 La gravure par plasma
I.3.1 Le plasma
I.3.2 Les mécanismes de la gravure par plasma
I.4 Problématiques liées à la rugosité de bord de ligne
I.5 Transfert de rugosité
I.5.1 La métrologie de la rugosité de bord de ligne
I.6 Objectif de la thèse
II Dispositifs expérimentaux
II.1 Les réacteurs de gravure
II.1.1 La plateforme de gravure DPS AdvantEdge 300 mm
II.1.2 La plateforme de gravure 300 mm LAM EL23S07
II.1.3 La détection de fin d’attaque
II.2 Outils de caractérisation
II.2.1 La spectroscopie infrarouge à transformée de Fourier
II.2.2 La spectroscopie Raman
II.2.3 L’ellipsométrie
II.2.4 Les analyses thermiques
II.2.4.1 La température de transition vitreuse
II.2.4.2 La température de déprotection thermique
II.2.4.3 L’Analyse Mécanique Dynamique (DMA)
II.2.4.4 L’Analyse ThermoGravimétrique (TGA)
II.3 Outils de mesures de rugosité de surface et de bord de ligne
II.3.1 La microscopie à force atomique en 3 dimensions (CD-AFM)
II.3.1.1 Principe de fonctionnement d’un AFM classique
II.3.1.2 Principe de fonctionnement du CD-AFM
II.3.1.3 Caractérisation des pointes
II.3.2 La microscopie électronique à balayage
II.3.2.1 Interactions électron-matière
II.3.2.2 X-SEM
II.3.2.3 CD-SEM
III Métrologie de la rugosité de bord de ligne
III.1 Comment décrire la rugosité ?
III.1.1 Les fractales
III.1.2 Les paramètres de rugosité
III.1.2.1 La rugosité RMS
III.1.2.2 Les fonctions de corrélation
III.1.2.3 Densité spectrale de puissance
III.1.2.4 Méthode numérique de simulation de la rugosité
III.2 Limitation des outils de métrologie
III.2.1 Le bruit
III.2.1.1 Bruit statistique
III.2.1.2 Bruit aléatoire de la mesure
1 CD-SEM
2 CD-AFM
III.2.2 La précision des mesures
III.2.2.1 CD-SEM
III.2.2.2 CD-AFM
III.2.3 Le caractère destructeur des outils de métrologie
III.2.3.1 CD-SEM
III.2.3.2 CD-AFM
III.3 Protocoles de mesure du LWR
III.3.1 Protocole de mesures sur le CD-AFM
III.3.1.1 Choix de la pointe
III.3.1.2 Choix des paramètres de scan
III.3.2 Protocole de mesures sur le CD-SEM
III.3.2.1 Paramètres d’acquisition
III.3.2.2 Paramètres de mesures
III.4 Mesures non-biaisées du LWR
III.4.1 Etat de l’art
III.4.2 Méthode d’évaluation du bruit
III.4.2.1 CD-SEM
1 Méthodes de régression par analyse de la PSD
2 Méthodes d’alignement et de moyenne
III.4.2.2 CD-AFM
1 Méthodes d’alignement et de moyenne
2 Méthode « scan disable »
III.4.3 Estimation du LWR « réel »
III.4.3.1 Application sur une ligne de silicium
III.4.3.2 Application sur une ligne de résine
III.4.3.3 Impact du diamètre de la pointe
III.5 Mesures non-biaisées du LER
III.5.1 Introduction
III.5.1.1 Méthode d’évaluation du bruit non-stochastique .
III.5.1.2 Estimation du LER réel
III.6 Conclusion
IV Impact des traitements HBr et UV sur la résistance à la gravure et la rugosité des résines 193 nm
IV.1 Etude des résines 193 nm exposées au traitement HBr
IV.1.1 Impact du plasma HBr sur des films de résine couchés sur silicium
IV.1.1.1 Emission optique du plasma HBr et absorption des UV par les résines
IV.1.1.2 Propriétés physico-chimiques des résines traitées
1 Modification en volume par spectroscopie infrarouge (FTIR)
2 Spectroscopie Raman
3 Expérience de dissolution
4 Ellipsométrie spectroscopique
5 Chromatographie en phase gazeuse
6 Température de transition vitreuse
7 Rugosité de surface
IV.1.1.3 Synthèse
IV.1.2 Impact du plasma d’HBr sur des motifs de résine
IV.1.2.1 Profils
IV.1.2.2 LWR
IV.1.2.3 Synthèse
IV.2 Etude du transfert de rugosité lors de la gravure des résines exposées aux plasmas d’HBr
IV.2.1 Résistance à la gravure et rugosité des résines traitées par traitement plasma HBr et UV pendant l’étape de gravure Si-ARC
IV.2.1.1 Etudes sur des films de résines
1 Résistance à la gravure
2 Rugosité 2D
IV.2.1.2 Etudes sur des motifs de résine
1 Evolution des profils
2 Evolution du LWR
IV.2.2 Etude de la rugosité après chaque étape de gravure et transfert dans le silicium
IV.3 Conclusion
V Développement de nouveaux traitements pour minimiser le LWR
Conclusion
