Jeu de paramètres technologiques et géométriques du transistor DT-MOS

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Les composants de puissance

La Figure I.5 montre les différents types d’interrupteurs généralement utilisés en fonction de la gamme de puissance et de fréquence d’utilisation. L’IGBT est une structure semiconductrice qui associe les avantages d’une commande MOS et les performances en conduction des structures bipolaires. Pour ces raisons, l’IGBT est devenu le composant majeur de l’électronique de puissance pour des applications allant jusqu’à 10 kW sous des fréquences pouvant aller jusqu’à 20 kHz. Pour obtenir des calibres en courant importants, on utilise des modules de puissance qui sont un ensemble de semiconducteurs de puissance interconnectés entre eux dans un même boîtier. Ceux-ci sont utilisés dans la traction ferroviaire nécessitant de forts courants ; en outre, ils présentent de plus faibles pertes à la commutation que les thyristors.
Les transistors MOS sont utilisés généralement pour les faibles puissances et fortes fréquences. La conduction unipolaire du composant leur confère de faibles pertes en commutation au détriment d’une chute de tension élevée en conduction à forte tension de claquage. Néanmoins, les nouveaux concepts de structures MOS que nous verrons au §I.5 permettent d’augmenter la puissance de ceux-ci et ainsi, de concurrencer les IGBTs dans quelques applications.

Comportement statique de l’IGBT et du transistor MOS

Fonctionnement à l’état bloqué des deux composants

L’IGBT (Figure I.6 (a)) a été développé pour travailler de manière similaire au transistor MOS (Figure I.6 (b)) avec l’avantage de pouvoir moduler la conductivité de la zone faiblement dopée N- par injection de porteurs minoritaires grâce à la couche additionnelle P+ insérée entre la zone N- et le contact de collecteur. L’état bloqué est donc régi par un mécanisme identique à celui du transistor MOS.
Une des caractéristiques principales du composant de puissance est sa capacité à tenir la tension élevée à l’état bloqué. À l’état bloqué, c’est-à-dire lorsque la tension grille-émetteur pour un IGBT − ou grille-source pour un transistor MOS − est inférieure à la tension de seuil (VTH), la tension appliquée entre collecteur-émetteur − ou drain et source − est soutenue principalement par la zone de charge d’espace (ZCE) qui apparaît dans la couche N- (base de l’IGBT ou région de drift du transistor VDMOS). Le transistor VDMOS et l’IGBT peuvent alors être assimilés à une diode P+N-N+ polarisée en inverse. De ce fait, le traitement de la tension de claquage BVDSS est effectué en fonction des propriétés physiques de la jonction P+N-. Après avoir précisé les différentes zones de claquage possibles dans le transistor VDMOS et l’IGBT, nous nous concentrons plus précisément sur la jonction plane P+N- et nous donnerons les expressions « optimales » qui lient la tenue en tension aux deux paramètres, épaisseur et dopage, de la couche épitaxiée N-.

Les différentes zones de claquage

Afin d’analyser la tenue en tension du transistor VDMOS et de l’IGBT, il convient tout d’abord de préciser les zones de claquage possibles dans ces structures (Figure I.7). Il s’agit des zones latérales des dispositifs (1) où les effets de courbures de jonction sont prédominantes, des zones frontales (2) où l’expression de la charge d’espace peut être ou ne pas être limitée, des zones de surface (3) de la région peu dopée recouverte d’oxyde de grille, ou bien de l’oxyde lui-même (4). Les problèmes liés à la tenue en tension de ces diverses zones ont été traités de manière relativement exhaustive par Gharbi [1].
Compte tenu de la structure multicellulaire des diffusions P qui constituent les caissons de canal, c’est sur les bords du dispositif (zone 1), la où la courbure de jonction est maximale, que peut se produire une limitation en tension par le phénomène de claquage par avalanche. À l’heure actuelle, de nombreuses méthodes de garde ont été proposées pour éviter cet effet latéral. La tendance consiste à minimiser les effets de surface et à accroître le rayon de courbure de la jonction afin d’atteindre la tension de claquage théorique d’une jonction plane [1], [2], [3]. En pratique, la mise en place de terminaisons adéquates (terminaison de type biseau [4], anneaux flottants [5], extensions de jonction implantée (JTE) [6], plaque de champ [7] ou couche semi-résistive SIPOS [8]), dans un composant de puissance, permet à celui-ci de tenir une tension BVDSS pouvant atteindre environ 90% de la tension de claquage d’une jonction plane [1], [9].
La réduction de la tenue en tension résultant de la possibilité d’avalanche dans la région N- en surface sous l’oxyde de grille (zone 3) est en général liée à l’existence d’une éventuelle polarisation inverse de grille et la présence d’un « surdopage » de la zone de surface [1]. Dans le cas d’un transistor VDMOS conventionnel ou d’un IGBT qui sont exempts de surdopage en surface et auquels on applique, à l’état bloqué, une tension nulle entre grille et source, il apparaît que la valeur de la tension de claquage est toujours supérieure à la tension d’avalanche de la jonction plane abrupte P+N-. Par ailleurs, le « mécanisme d’autoblindage » de la grille exclut également tout risque de claquage diélectrique dans la zone 4 [10].
Dans ce qui suit, nous nous concentrerons donc plus précisément sur la jonction plane P+N- (zone frontale 2), en considérant que c’est elle qui impose le claquage du composant, soit parce qu’elle claque la première, soit parce qu’elle conditionne le claquage en terminaison.

Optimisation du couple « épaisseur / dopage »

Plusieurs auteurs ont proposé des expressions approximatives [1], [10], [11], [12] liant l’extension de la charge d’espace WNzce et le dopage ND de la couche N- à la tension de claquage BVDSS. Nous retiendrons plus particulièrement l’approche de Gharbi [1] : en effet, ses calculs sont apparus comme étant les plus rigoureux car ils sont notamment basés sur des expressions de coefficients d’ionisation αn et αp non égaux ; il a considéré les deux cas de figure type de la jonction PN- :
1. la jonction plane en limitation de charge d’espace ou en perçage ; la zone N- est alors complètement dépeuplée au moment du claquage (Figure I.8),
2. la jonction plane infinie ; cela correspond au cas où l’épaisseur de la zone N- est plus grande que l’extension de la zone de charge d’espace (Figure I.9).
Compte tenu de la structure multicellulaire des diffusions P qui constituent les caissons de canal, c’est sur les bords du dispositif (zone 1), la où la courbure de jonction est maximale, que peut se produire une limitation en tension par le phénomène de claquage par avalanche. À l’heure actuelle, de nombreuses méthodes de garde ont été proposées pour éviter cet effet latéral. La tendance consiste à minimiser les effets de surface et à accroître le rayon de courbure de la jonction afin d’atteindre la tension de claquage théorique d’une jonction plane [1], [2], [3]. En pratique, la mise en place de terminaisons adéquates (terminaison de type biseau [4], anneaux flottants [5], extensions de jonction implantée (JTE) [6], plaque de champ [7] ou couche semi-résistive SIPOS [8]), dans un composant de puissance, permet à celui-ci de tenir une tension BVDSS pouvant atteindre environ 90% de la tension de claquage d’une jonction plane [1], [9].
La réduction de la tenue en tension résultant de la possibilité d’avalanche dans la région N- en surface sous l’oxyde de grille (zone 3) est en général liée à l’existence d’une éventuelle polarisation inverse de grille et la présence d’un « surdopage » de la zone de surface [1]. Dans le cas d’un transistor VDMOS conventionnel ou d’un IGBT qui sont exempts de surdopage en surface et auquels on applique, à l’état bloqué, une tension nulle entre grille et source, il apparaît que la valeur de la tension de claquage est toujours supérieure à la tension d’avalanche de la jonction plane abrupte P+N-. Par ailleurs, le « mécanisme d’autoblindage » de la grille exclut également tout risque de claquage diélectrique dans la zone 4 [10].
Dans ce qui suit, nous nous concentrerons donc plus précisément sur la jonction plane P+N- (zone frontale 2), en considérant que c’est elle qui impose le claquage du composant, soit parce qu’elle claque la première, soit parce qu’elle conditionne le claquage en terminaison.

Optimisation du couple « épaisseur / dopage »

Fonctionnement à l’état passant

La résistance à l’état passant du transistor VDMOS

Le transistor VDMOS, comme n’importe quel autre composant de puissance, doit être capable de présenter une faible chute de tension à l’état passant.
Classiquement, sa valeur est déterminée pour une tension de grille de 10 Volts.
Cette résistance, schématisée sur la Figure I.10, se décompose en quatre résistances principales : la résistance Rch du canal d’inversion, la résistance d’accès au drain Ra correspondant à la région située sous la grille entre deux caissons P de canal adjacents, la résistance de drift Rd, qui représente le volume de drain épitaxié, et la résistance Rsub de substrat N+ reliée au drain [13] Une diminution drastique de la résistance à l’état passant d’un transistor VDMOS serait, en théorie, très facile à obtenir : il suffirait d’augmenter le nombre de cellules MOS élémentaires mises en parallèle jusqu’à atteindre la résistance voulue. Cependant, le transistor conçu de la sorte présenterait une surface trop importante. Le paramètre le plus important en conduction n’est donc pas la résistance à l’état passant mais le produit de cette résistance par la surface active « RON.S ». Ce produit est appelé « résistance passante spécifique », terme inspiré de la littérature anglo-saxonne [18] qui l’a baptisé « specific on-resistance ». Il apparaîtrait donc plus judicieux d’exprimer les différentes résistances que nous venons d’étudier en termes de résistances spécifiques, en calculant les produits de chacune de ces résistances par la surface active S d’une cellule élémentaire. La détermination de S a été réalisée pour les principales géométries de cellules MOS élémentaires : hexagones, carrés alignés ou non, cercles, bandes parallèles [15], [19].
Le Tableau I.1 donne la part relative, en pourcentage, de chacune des composantes de la résistance passante spécifique pour des transistors basse, moyenne et haute tensions — seule la résistance du silicium est prise en compte ici —.
Comme le montre le Tableau I.1, pour les transistors MOS haute tension qui nous intéressent ici, Rch et Rsub sont négligeables. Nous nous attacherons donc ici à identifier les paramètres technologiques et géométriques qui ont une influence sur Rd et Ra.

La résistance d’accès Ra

La zone d’accès correspond à la région du semi-conducteur de type N-fonctionnant en régime accumulé dans la zone intercellulaire sous l’électrode de grille. La résistance de cette région est définie comme étant la résistance qui relie la fin du canal (point A) à la ligne BB’ (Figure I.10), considérée comme l’équipotentielle délimitant la zone de défocalisation des lignes de courant dans le volume de la zone épitaxiée. Cette ligne BB’ est située à une distance h2 de l’interface Si-SiO2 et est égale à la profondeur de jonction de la diffusion P.
La résistance d’accès au drain est contrôlée par deux mécanismes dont les effets sont répartis et sont liés à :
− la présence d’une couche accumulée induite par la polarisation positive de grille, à la surface de la zone N- faiblement dopée située sous l’oxyde de grille,
− la présence de la résistance du volume de la zone N- située au-dessous de cette couche accumulée, entre deux caissons P adjacents.

Chute de tension à l’état passant de l’IGBT

Le passage du mode bloqué au mode passant se fait à la fois par application d’une tension de grille supérieure à VTH et pour une tension VAK supérieure à la tension de seuil de la jonction P+/N- coté anode (environ 0,7 V ). Pour une tension VAK positive donnée, l’application d’une tension de grille supérieure à la tension de seuil de la section MOS entraîne l’apparition d’un canal entre la cathode N+ et la région de base N-, permettant ainsi d’alimenter cette dernière en électrons. Ce courant de base contrôle alors le transistor bipolaire PNP. Ce régime de fonctionnement peut être traduit au premier ordre par la relation suivante : IA = IMOS (1+ βPNP ) (I.10) où IA est le courant de l’IGBT, IMOS le courant traversant la partie MOSFET et βPNP le gain du transistor bipolaire PNP (Figure I.11).
Le courant IA est donc la somme du courant MOS et du courant de la section bipolaire. Cependant, le gain βPNP étant de faible valeur (environ 0,2) en raison de la profondeur importante de la région de base, le principal apport de la section PNP est d’injecter des trous dans la région de base. Cette injection permet d’augmenter la conductivité de la région de drift dans des proportions significatives, diminuant de ce fait la chute de tension à l’état passant. La contrepartie de cet avantage est une diminution des performances dynamiques.

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Table des matières

INTRODUCTION GENERALE
CHAPITRE I. LES DIFFERENTES STRUCTURES DE PUISSANCE DISCRETES
I.1. INTRODUCTION
I.2. LES INTERRUPTEURS DE PUISSANCE
I.3. LES COMPOSANTS DE PUISSANCE
I.4. COMPORTEMENT STATIQUE DE L’IGBT ET DU TRANSISTOR MOS
I.4.1. Fonctionnement à l’état bloqué des deux composants
I.4.2. Fonctionnement à l’état passant
I.5. PRESENTATION DES NOUVELLES STRUCTURES
I.5.1. Les composants à Superjonction
I.5.2. Les composants à îlots flottants
I.5.3. Les composants à « tranchées profondes à déplétion MOS latérale »
I.5.4. Les composants haute tension développés
I.6. CONCLUSION
CHAPITRE II. ÉTUDE THEORIQUE DES STRUCTURES MOS POUR LA GAMME 1200 VOLTS
II.1. INTRODUCTION
II.2. ETUDE DES DIFFERENTES STRUCTURES MOS ENVISAGEES
II.2.1. Le transistor UMOS
II.2.2. Le transistor OBVDMOS
II.2.3. Le transistor SJMOS
II.2.4. Le transistor DT-SJMOS
II.2.5. Les solutions mixtes
II.3. DETERMINATION DE LA STRUCTURE MOS APPROPRIEE
II.3.1. Comparaison des performances statiques de chaque structure par rapport à l’IGBT
II.3.2. Choix entre les deux structures à Superjonction
II.4. CONCLUSION
CHAPITRE III. OPTIMISATION DU TRANSISTOR DT-SJMOS
III.1. INTRODUCTION
III.2. ETUDE DU COMPOSANT DT-SJMOS
III.2.1.Identification des paramètres influant sur BVDSS et RON.S
III.2.2.Influence de la quantité de charges diffusée
III.2.3.Influence de la géométrie de la tranchée profonde
III.2.4.Influence de la dose du caisson Pwell
III.2.5.Présentation de la structure optimisée
III.3. ETUDE DES PROTECTIONS PERIPHERIQUES
III.3.1.La terminaison à Superjonction
III.3.2.La terminaison en « cuve » de diélectrique
III.4. ÉTUDE DYNAMIQUE
III.4.1.Comportement de la diode body
III.4.2.Caractéristique du Gate Charge
III.5. CONCLUSION
CHAPITRE IV. ÉTUDE PRELIMINAIRE POUR LA REALISATION DU TRANSISTOR DT-SJMOS
IV.1. INTRODUCTION
IV.2. MISE EN PLACE DU PROCEDE DE FABRICATION
IV.2.1.Procédés de fabrication envisagés
IV.2.2.Étapes critiques identifiées
IV.2.3.Réalisation d’un dispositif test
IV.2.4.Étude du contrôle de la dose de bore diffusée
IV.3. LE DISPOSITIF DE TEST
IV.3.1.Présentation de la diode
IV.3.2.Tenue en tension de la terminaison
IV.3.3.Jeu de paramètres technologiques et géométriques du transistor DT-MOS
IV.4. CONCLUSION
CONCLUSION GENERALE
BIBLIOGRAPHIE
ANNEXE 1 CORPS D’UN PROGRAMME DE SIMULATION POUR LA TENUE EN TENSION
ANNEXE 2 CORPS D’UN PROGRAMME DE SIMULATION POUR LE RECOUVREMENT D’UNE DIODE INTERNE D’UN TRANSISTOR MOS
ANNEXE 3 DESCRIPTION DU PROCEDE DE FABRICATION ENVISAGE POUR REALISER LE DT-SJMOSFET
ANNEXE 4 DESCRIPTION DU JEU DE MASQUES DES DIODES REALISEES