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Evolution des transistors MOS vers les applications RF de puissance
Les transistors à effet de champs à grille métal-oxyde (MOSFETs) sont les composants actifs les plus utilisés dans le domaine RF haute puissance. Ils offrent plusieurs avantages par rapport aux dispositifs bipolaires de puissance, comme notamment, une meilleure linéarité, avec des produits d’intermodulations de plus faible amplitude, et ce sont des dispositifs qui ne souffrent pas d’emballement thermique [6]. Le coût des filières MOSFET représente un net avantage par rapport aux technologies III-V pour des fréquences d’application jusqu’à 4 GHz environ.
Le développement des MOSFET de puissance a été marqué par l’introduction d’une structure présentant une conduction verticale. Cette structure est nommée VDMOS (Vertical Double Diffused Metal Oxide Semiconductor). La Figure I – 8 montre une vue en coupe d’un transistor VDMOS. La grille en polysilicium est enterrée sous la métallisation qui relie les contacts de source. Sur la face supérieure du cristal on trouve les régions de source et de grille, la région de drain étant implémentée sur la face inférieure Pour une polarisation de grille suffisamment positive, la région P s’inverse sous l’oxyde et un canal conducteur horizontal N est ainsi formé en surface du cristal. Les valeurs de dopage et d’épaisseur de la couche épitaxiée N doivent être soigneusement calibrées pour obtenir la tenue en tension désirée tout en maintenant des fréquences de fonctionnement les plus élevées.
Cette structure est caractérisée par l’implémentation des électrodes de drain et de source sur chacune des faces de la puce de semiconducteur. Ceci permet de diminuer la résistance à l’état passant Ron et d’augmenter les densités d’intégration.
La grande majorité des amplificateurs RF utilisent des transistors en configuration source commune, ce type de montage présentant des valeurs des impédances d’entrée et de sortie en meilleure adéquation avec ce que nécessite le système. Cependant, cette configuration rend le transistor VDMOS difficile à utiliser puisque ce dernier possède le drain sur la face inférieure de la puce. Comme conséquence, la source du transistor nécessite un câblage à la masse par fils micro-soudés. De même, le report de la puce dans son boitier apparaît complexe en raison de la nécessité d’isoler le drain. La contre-réaction résultant des éléments parasites de source limite de plus la valeur du gain et les fréquences limites de fonctionnement du transistor [1] . L’utilisation de ce transistor est ainsi limitée aux applications dans des bandes de fréquences inférieures à 3 GHz.
Au début des années 1990, les chercheurs de la section produit de la société Motorola Semi-conducteurs, devenue maintenant Freescale Semiconductors, ont développé un MOSFET à Double-Diffusion Latérale (LDMOS) pour s’affranchir des limitations du VDMOS [16] à [19]. La Figure I – 9 montre une vue en coupe d’un transistor LDMOS avec les accès de grille, drain et source sur la surface de la puce. Cette structure se caractérise d’abord par un substrat P+, puis par une région de canal P- et enfin par une région de « drift » faiblement dopée N- située entre le canal et le contact de drain. La région de drift minimise le champ électrique entre la source et le drain et augmente donc la tension de claquage du transistor (cf§ I.3.1). Le principe de fonctionnement est similaire à la structure VDMOS : pour une polarisation de grille suffisamment positive, la région P s’inverse sous l’oxyde et le canal conducteur horizontal ainsi formé en surface du cristal connecte les régions de source et de drain. Dans ce type de structure, le courant est toujours horizontal et il ne devient vertical que dans la région P+ Sinker.
Intérêt de la technologie LDMOS
Issu de la filière largement éprouvée et maîtrisée du Silicium, c’est une adaptation du MOSFET basique développée pour les applications de puissance radiofréquences. Sa très large utilisation dans le domaine des amplificateurs de puissance radiofréquences pour les réseaux de télécommunications fait de cette technologie un standard. En plus de son faible coût de fabrication, le transistor LDMOS possède toutes les caractéristiques électriques et thermiques requises pour les modulations complexes en raison de sa stabilité en fréquence, sa bonne linéarité et enfin son excellente stabilité thermique.
Le transistor LDMOS autorise des performances encore améliorées compte tenu de la présence d’un contact de source sur la face arrière de la puce. Ceci permet une bonne connexion à la fois électrique et thermique avec le radiateur conducteur du boîtier. En effet, en raison de la suppression des fils micro-soudés pour la connexion de la source, ce transistor est en mesure de présenter de faibles valeurs de la résistance et de l’inductance de source.
La structure LDMOS présente de nombreux avantages par rapport à la structure VDMOS. La capacité grille-source, CGS, la capacité drain-source, CDS, ainsi que la capacité grille-drain, CGD, sont par nature plus faibles comparées à celles de la structure VDMOS. En effet, dans la structure VDMOS, la capacité CGS est constituée de trois capacités en parallèle qui sont : la capacité entre la métallisation de la source et celle de la grille CGSox, la capacité entre la grille et le contact de source CGSov ainsi que la capacité de grille intrinsèque CGMOS. Pour la structure LDMOS, la capacité CGS est formée par les capacités CGSov et CGMOS qui sont bien plus faibles puisque la grille ne chevauche pas la couche N+ du contact de source, d’une part, et que d’autre part la couche P- du canal est de forte résistivité. En outre, la capacité CDS de la structure VDMOS est constituée par les capacités CDS1 et CDS2, capacités de la jonction P+/N- polarisé en inverse. Cette capacité est assez forte comparée à celle de la structure LDMOS beaucoup plus faible du fait que la source et le drain sont séparés par une couche épitaxiée épaisse et de faible conductivité. Finalement, la capacité CGD du transistor VDMOS est très forte puisqu’une grande partie de la grille chevauche le drain, tandis que ce n’est pas le cas pour le LDMOS (Figure I – 10) [20]. En prenant en compte ces différences on trouve que la réponse en fréquence du transistor LDMOS s’accompagne de fréquences limites nettement plus élevées que celles de la structure verticale. Un autre grand avantage du LDMOS réside dans sa facilité d’intégration dans des circuits RF puisqu’il permet de disposer des électrodes de drain et de grille sur la face avant de la puce. Cette topologie permet donc l’utilisation de lignes micro-rubans, de capacités planaires et d’inductances intégrées pour réaliser des circuits et notamment des amplificateurs RF de puissance.
Si on le compare au transistor bipolaire (BJT), le transistor LDMOS est plus fiable et robuste. Par exemple, un transistor LDMOS supporte classiquement un rapport d’ondes stationnaires (VSWR) de 10 :1 sans subir de dégradation, alors qu’avec un rapport de 3 :1, le BJT risque d’être détérioré [21]. Les LDMOS présentent aussi un meilleur gain, la connexion directe de la source au plan de masse évitant la contre-réaction inductive crée par les fils micro-soudés dans le cas du BJT. Contrairement au transistor bipolaire, le transistor MOS fonctionne uniquement à partir de porteurs majoritaires et il ne présente donc pas de temps de stockage associé à la recombinaison des porteurs minoritaires dans la base. Il est moins sensible aux effets thermiques qui provoquent, dans le bipolaire de puissance, le phénomène de second claquage. En outre, il présente l’avantage d’être commandé en tension, c’est-à-dire sans consommation de courant et avec un circuit de commande beaucoup plus simple que celui que nécessite un transistor bipolaire.
L’exceptionnelle linéarité du transistor LDMOS le place comme le meilleur candidat pour répondre aux strictes exigences du standard de téléphonie mobile 3G. Cette technologie réduit sensiblement la consommation de puissance et les problèmes thermiques dans les stations de base 3G, permettant ainsi d’augmenter la densité de puissance de l’ordre de 50%, l’efficacité de 6-8% et le gain en puissance de 2 dB par rapport aux autres technologies [22].
Substrat LDMOS
Dans le cadre des travaux décrits dans cette thèse, nous avons disposé d’une technologie LDMOS industrielle. En effet, ces travaux ont été réalisés en collaboration avec la société Freescale Semi-conductors qui nous a fourni des wafers intégrant des transistors de puissance LDMOS.
Caractéristiques du substrat
Conformément aux technologies CMOS conventionnelles, les substrats employés dans les filières LDMOS sont largement dopés, présentant une résistivité de l’ordre de 0.008.cm. Cette faible résistivité va induire des pertes importantes dans les éléments passifs, notamment les inductances et les interconnexions.
Les LDMOS conventionnels sont généralement réalisés à partir d’un substrat de type P ou N sur lequel on fait croître une couche épitaxiée de type N ou P. Le canal de longueur L est défini par la diffusion de dopant de type P (bore) dans la région épitaxiée de type N. La zone d’extension qui s’intercale entre le canal et le drain est par défaut présente et fait office de région de drift N- (zone d’extension de drain). En l’absence de cette région, la plupart de la tension est appliquée sur l’oxyde de grille et une grande partie du champ électrique sera confiné dans cette fine couche. Une zone de claquage est ainsi formée. La présence de la couche de drift permet de distribuer le champ uniformément dans une zone plus grande. Plus étendue sera la zone de drift, plus forte sera la tension de claquage mais au détriment d’une résistance à l’état passant RDSon plus élevée, cette zone étant peu dopée. Toutefois, il est plus difficile dans ces architectures de contrôler la tension de seuil Vt, car elle est déterminée par le niveau de dopant maximum Namax le long de la surface du semi-conducteur dans la zone diffusée P [23].
L’exemple illustré par la Figure I – 11 montre un LDMOS réalisé sur un substrat de type P. Le canal de type P est obtenu par diffusion tout comme la zone d’extension de drain N-.
Niveaux métalliques
Classiquement, les filières silicium disposent d’un grand nombre de niveaux métalliques positionnés sur la partie supérieure du substrat. Cependant, la technologie de puissance dont il sera question tout au long de cette thèse ne possède que deux niveaux de métallisation situés sur la partie supérieure du substrat. Notons cependant que la face inférieure des puces est aussi métallisée.
Ces métallisations sont généralement réalisées avec un alliage à base d’aluminium. Le niveau de métallisation supérieur est souvent le plus épais et offre la meilleure conductivité parmi tous les niveaux disponibles. Son éloignement par rapport à la surface du substrat est aussi maximal ce qui permet de minimiser le couplage électromagnétique entre un ruban métallique et le substrat.
Ces niveaux de métallisation interviennent dans la réalisation de divers composants :
• Transistors MOS à diffusion latérale (LDMOS) avec la source portée à la masse par une zone fortement dopée P appelée Sinker
• Résistances avec diffusion N+ et polysilicium
• Capacité “Shunt” métal-nitride- silicium dopé P+
• Capacité “série” métal-nitride-métal
• Lignes de transmissions micro-ruban
• Inductances
• Transistors CMOS
Le troisième niveau métallique situé sur la partie inférieure du substrat sert comme interface pour relier la source à la masse du boîtier.
Transistor de puissance LDMOS
Au cours des dernières décennies, nombre de procédés technologiques ont été développés afin de converger vers l’obtention d’un transistor de puissance ayant toutes les caractéristiques nécessaires et suffisantes pour répondre aux spécifications des systèmes.
Parmi ces caractéristiques, on peut citer une puissance de sortie maximale pour un rendement proche de l’unité, un minimum de distorsion ce qui implique une fréquence de coupure assez élevée, et bien sur un coût de fabrication raisonnable.
Le développement de la technologie LDMOS susceptible de répondre à tous ces critères a nécessité un grand nombre d’essais, de technologies que l’on peut qualifier d’intermédiaires ou destinées à des applications très spécifiques. Il faut garder à l’esprit qu’une technologie nécessite souvent des années, pour ne pas dire des décennies, avant que le procédé ne soit totalement maîtrisé.
Dans cette partie, nous parlerons du transistor RF de puissance LDMOS. La technologie LDMOS fournit une solution intégrée pour l’amplification de puissance en radiofréquence [24]. La palette des composants est complète et suffisante pour la réalisation d’amplificateurs de puissances. Cette technologie permet de réaliser des transistors LDMOS de longueur de Grille 0.6 μm.
Nous ne rentrerons pas dans les détails de fabrication du transistor LDMOS, ce n’est pas notre propos. Nous ne traiterons que de la structure physique et du modèle électrique équivalent.
Structure physique
Il y existe plusieurs structures physiques dépendantes de la génération de la technologie LDMOS. La Figure I – 12 montre une topologie typique d’un transistor LDMOS pour applications RF de puissance.
Chaque niveau technologique possède une fonction spécifique :
• P+ enhancement implant : région fortement dopée dans le but de protéger le transistor contre des pics de surtension de retour de masse.
• NHV1 implant : région faiblement dopée pour assurer la transition entre la grille et le drain, et augmenter ainsi la tension de claquage du transistor.
• NHV2 implant : en complément du niveau précédent, cette couche implantée optimise le profil du dopage entre la grille et le drain et contribue à l’augmentation de la tension
de claquage du transistor.
• PHV : couche dans laquelle le canal est formé, elle définit donc les caractéristiques du canal du transistor, notamment la tension de seuil, et elle influe sur les courants de fuite Drain – Source.
• N+ implant (source et drain) : réalise les contacts ohmiques pour les transistors LDMOS de type N.
• ILD0 : diélectrique inter-couche, isole le transistor de la couche Metal1.
• ILD1 : diélectrique inter-couche, isole Metal-2 de Metal-1.
• P+ Sinker : puits fortement dopé par implantation pour relier la source directement à la face inférieure de la puce.
• Metal-2 et Metal-1 : permettent de réaliser des pistes métalliques d’interconnexions.
• Polysilicium : permet de réaliser des contacts sur le transistor.
Les deux caractéristiques essentielles qui différencient la technologie LDMOS d’une technologie
CMOS conventionnelle sont :
-La diffusion P+ Sinker : elle permet de relier directement la source du transistor à la face inférieure de la puce (masse) et évite ainsi d’utiliser des contacts, pistes et autres fils de câblage qui induisent des éléments parasites capacitifs, résistifs et inductifs.
-Les implants NHV1- NHV2 : permettent d’augmenter la tension de claquage pour la réalisation de transistors de puissance.
Ces deux seules différences autorisent la réalisation de transistors de puissance pour les applications RF présentant des tensions de claquage élevées et autorisant donc des tensions d’alimentation importantes.
Modèles électriques
La fabrication d’un transistor est certes compliquée et demande un nombre important d’étapes intermédiaires, mais sa modélisation l’est tout autant. En effet, on ne compte plus les publications et autres thèses qui ont trait à ce sujet, chacune apportant une pierre à l’édifice. La modélisation des transistors est maintenant plus répandue et la modélisation des phénomènes fondamentaux relativement fiable.
Un modèle est une représentation théorique d’une réalité restreinte de la nature qui n’est pas obligatoirement accessible par les sens. Il a pour utilité de décrire, d’interpréter et de prévoir des événements dans le cadre de cette réalité et ne s’applique qu’à un nombre limité de phénomènes.
Le modèle se substitue parfois à la théorie à cause de sa simplicité relative. Il a donc comme rôle de décrire une réalité complexe de manière adaptée et compréhensible. Plusieurs niveaux de modélisation peuvent être définis en fonction de la précision souhaitée ou nécessaire, de la finesse des phénomènes dont on souhaite rendre compte. Par exemple, il est souvent préférable d’utiliser le modèle atomique simplifié pour expliquer certaines réactions chimiques que d’utiliser la théorie de la mécanique quantique, qui est beaucoup plus complexe d’un point de vue mathématique et conceptuel.
Un bon modèle comporte quatre qualités essentielles :
1. Il permet d’expliquer certaines propriétés ou certains comportements de la réalité qu’il représente.
2. Il met en relation diverses observations de manière à obtenir une interprétation structurée de la réalité qu’il représente.
3. Il permet de prévoir, dans une certaine mesure, des événements nouveaux qui pourront ensuite être observés.
4. Il peut être amélioré à la lumière de nouvelles observations.
Dans le cas du transistor LDMOS, les divers modèles qui peuvent être mis en œuvre doivent permettre de rendre compte des phénomènes physiques suivants :
-Fonctionnement électrique statique et ses limites
-Fonctionnement électrique dynamique et ses limites
-Influence de la température sur les caractéristiques électriques
-Dépendance des performances vis-à-vis des dimensions du transistor.
Dans certaines situations, qui dépendent de l’utilisation visée, le modèle nécessaire n’est pas tenu de considérer l’ensemble des phénomènes que nous venons de citer, et peut donc faire appel à une procédure d’obtention simplifiée. De même, les caractéristiques du transistor peuvent être obtenues soit à partir d’un modèle physique (résolution de l’équation de Poisson et des équations de transport dans le semi-conducteur), soit en utilisant une modélisation phénoménologique (utilisation d’expressions analytiques obtenues soit sur la base des paramètres physiques et géométriques du composant, soit à partir de l’ajustement de ces expressions aux caractéristiques expérimentales).
Compte tenu des ressources informatiques respectives qu’elles nécessitent, seule la deuxième approche est réellement utilisable pour la conception de circuits. Aussi, par la suite, nous ne nous intéresserons qu’à ce type de modélisation.
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Table des matières
INTRODUCTION GENERALE
CHAPITRE I : INTEGRATION DES AMPLIFICATEURS DE PUISSANCE RF EN TECHNOLOGIE LDMOS
I.1 INTRODUCTION
I.2 LES AMPLIFICATEURS DE PUISSANCE POUR LES NOUVELLES APPLICATIONS RF
I.2.1 Généralités
I.2.2 Cahier des charges
I.2.3 Etat de l’art
I.2.4 Evolution des transistors MOS vers les applications RF de puissance
I.2.5 Intérêt de la technologie LDMOS
I.3 SUBSTRAT LDMOS
I.3.1 Caractéristiques du substrat
I.3.2 Niveaux métalliques
I.4 TRANSISTOR DE PUISSANCE LDMOS
I.4.1 Structure physique
I.4.2 Modèles électriques
I.5 PROBLEMATIQUE D’INTEGRATION POUR L’AMPLIFICATION DE PUISSANCE
I.5.1 Préadaptations d’entrée et de sortie
I.5.1.a Principe de l’adaptation
I.5.1.b Adaptation sur abaque de Smith avec des cercles à Q constant
I.5.1.c Nécessité de la préadaptation et principe de dimensionnement
I.5.2 Fabrication des éléments passifs à l’aide de capacité MIS et de fils micro-soudés
I.5.3 Problématiques des fils micro-soudés
I.6 CONCLUSION
I.7 REFERENCES
CHAPITRE II : INTEGRATION D’INDUCTANCES POUR LA PREADAPTATION DU TRANSISTOR DE PUISSANCE
II.1 INTRODUCTION
II.2 INDUCTANCES INTEGREES
II.2.1 Structure micro-ruban
II.2.2 Origines des pertes
II.2.2.a Pertes dans les métallisations
II.2.2.b Pertes dans le substrat
II.2.3 Facteur de qualité des selfs
II.2.4 Circuit électrique équivalent
II.2.4.a Modèle typique
II.2.4.b Simplification du modèle pour la détermination analytique des éléments
II.3 DEFINITION DU PROJET ET CAHIER DES CHARGES
II.4 ETAT DE L’ART
II.5 SIMULATIONS ELECTROMAGNETIQUES SOUS HFSS
II.5.1 Effets du choix et du dimensionnement des ports sur les résultats
II.5.1.a Simulations électriques
II.5.1.b Wave ports
II.5.1.c Lumped ports
II.5.2 Prise en compte des pertes résistives
II.6 CONCLUSION
II.7 REFERENCES
CHAPITRE III : DEVELOPPEMENT DE NOUVEAUX PROCEDES POUR L’INTEGRATION D’INDUCTANCES SUR SILICIUM
III.1 INTRODUCTION
III.2 CHOIX DU DIELECTRIQUE
III.2.1 Résine à base du Benzocyclobutene BCB
III.2.2 Résine à base d’Epoxy SU8
III.3 CARACTERISATION MICRO-ONDE DE DIELECTRIQUES EN UTILISANT DES LIGNES MICRO-RUBANS
III.3.1 Problématique
III.3.2 Solution actuelle
III.3.3 Nouveau Principe
III.3.3.a Procédure d’extraction de la permittivité effective
III.3.3.b Calcul direct de la permittivité relative
III.3.3.c Calcul itératif de la permittivité relative
III.3.3.d Calcul de l’angle de perte
III.3.3.e Domaine de validité des méthodes
III.3.3.f Validations expérimentales
III.4 APPLICATION DES METHODES DEVELOPPEES POUR LA CARACTERISATION DE LA RESINE SU8
III.4.1 Dessin des masques
III.4.2 Fabrication des lignes micro-rubans
III.4.3 Résultats expérimentaux
III.4.4 Validation par simulations électromagnétiques
III.5 INFLUENCE DU SUBSTRAT DE SILICIUM ET DU PLAN DE MASSE SUR LES PERFORMANCES DES SELFS
III.5.1 Inductances sans plan de masse
III.5.1.a Influence de la résistivité du substrat de silicium
III.5.1.b Influence de l’épaisseur de diélectrique
III.5.2 Inductances avec plan de masse
III.5.2.a Effets d’un plan de masse plein
III.5.2.b Plan de masse structuré ou « Patterned ground shield »
III.5.2.c Substrat très faible résistivité : Plan de masse structuré ou plein?
III.5.3 Impact de l’épaisseur du plan de masse sur le facteur de qualité
III.6 VARIATION DU FACTEUR DE QUALITE EN FONCTION DE L’EPAISSEUR DU DIELECTRIQUE ET DE LA LARGEUR DU RUBAN
III.7 INFLUENCE DU RAPPORT W/T DU RUBAN METALLIQUE
III.8 COUPLAGE ENTRE LES RUBANS METALLIQUES
III.9 DEVELOPPEMENT DU PROCEDE D’INTEGRATION
III.9.1 Premier procédé technologique
III.9.2 Deuxième procédé technologique
III.10 CONCLUSION
III.11 REFERENCES
CHAPITRE IV : OPTIMISATION ET FABRICATION « ABOVE IC » D’INDUCTANCES DE PUISSANCE SUR SUBSTRAT LDMOS
IV.1 INTRODUCTION
IV.2 CONTRAINTES D’INTEGRATION
IV.3 STRUCTURES INDUCTIVES OPTIMISEES (VERSION 1)
IV.3.1Dimensionnement des inductances
IV.3.1.a Inductances spirales
IV.3.1.b Inductances Couplées
IV.3.1.c Comparatif des structures couplées
IV.3.2Optimisation des structures pour la caractérisation sous pointe
IV.3.3Réalisation du dessin des masques et des selfs
IV.3.4Résultats expérimentaux
IV.4 TRANSISTOR LDMOS DE PUISSANCE PRE-ADAPTE : PREMIER DEMONSTRATEUR
IV.4.1Conception du jeu de masques et application du procédé « Above IC »
IV.4.2Préparations des puces et mise en boîtier
IV.4.2.a Amincissement des puces
IV.4.2.b Métallisation de la face arrière et report des puces en boîtier
IV.4.2.c Câblage des accès
IV.4.3Caractérisation RF en petits signaux
IV.4.3.a Extraction du modèle du circuit
IV.4.3.b Origine des éléments parasites
IV.5 TRANSISTOR LDMOS DE PUISSANCE PRE-ADAPTE : DEUXIEME DEMONSTRATEUR
IV.5.1Dessin de masques et application du procédé
IV.5.2Caractérisation RF petits signaux
IV.5.3Mesures « Load-Pull »
IV.6 TRANSISTOR PRE-ADAPTE : TROISIEME DEMONSTRATEUR
IV.6.1Structures inductives optimisées (version 2)
IV.6.2Dessin du nouveau jeu de masques
IV.6.3Application du nouveau procédé et assemblage des puces
IV.7 CONCLUSION
IV.8 REFERENCES
CONCLUSION GENERALE
PERSPECTIVES
LIST DES PUBLICATIONS
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