Soutenance mémoire
Les progrès technologiques dans le domaine de la micro-électronique permettent de répondre à la demande croissante du marché en circuits intégrés rapides, consommant peu, et offrant la possibilité d’intégrer des fonctions électroniques de plus en plus complexes.
L’évolution de la technologie CMOS consiste à réduire la longueur de canal et l’épaisseur de l’isolant de grille selon des règles de réductions des dimensions, qui se sont avérées inadaptées à partir des « technologies 0,5µm » pour plusieurs raisons liées aux effets de canal court. Pour réduire ces effets, une solution consiste à réduire l’épaisseur de l’isolant pour renforcer le couplage capacitif entre la grille et le substrat. Cette réduction conduit rapidement vers les limites physiques de l’oxyde, et au delà d’une épaisseur de 1 nm prévue en 2011, des solutions nouvelles doivent être trouvées.
Ainsi, la fiabilité de l’isolant de grille est une priorité d’étude puisqu’elle permet de définir les conditions de fonctionnement du transistor garantissant une durée de vie de 10 ans. Le problème majeur posé par la réduction de l’isolant de grille concerne la conduction par effet tunnel direct à travers l’oxyde pour des épaisseurs inférieures à 4 nm. Cet effet se traduit par une augmentation rapide du courant pour de très faibles tensions appliquées. Pour satisfaire les critères de fiabilité des transistors sub-microniques, la tension d’alimentation et la tension de seuil doivent être réduites. Or la tension de seuil dépend essentiellement des paramètres technologiques qui constituent la cellule CMOS, comme le dopage du substrat, les défauts dans l’isolant (charges fixes …) ou encore le dopage de la grille de type P ou de type N selon le type de transistor considéré, … et par conséquent il est difficile de la contrôler de façon précise notamment lorsqu’elle se situe en dessous de 0,25V pour des tensions appliquées de 1V. Par conséquent il apparaît une réelle difficulté technologique pour d’une part améliorer la fiabilité de l’isolant en réduisant les défauts présent dans celui ci (charges …), et pour d’autre part réduire les instabilités de la tension de seuil liées cette fois à des fluctuations de dopants dans le canal. Ces effets sont particulièrement limitatifs puisqu’ils conditionnent le fonctionnement même du transistor ultime. L’origine de ces instabilités provient essentiellement de l’activation du dopant de la grille. Cette grille, élaborée en silicium polycristallin, permet de symétriser les tensions de seuil des transistors par implantation de dopants de types différents, ce qui définit les transistors NMOS et PMOS. L’épaisseur de l’isolant étant très faible, les dopants peuvent facilement diffuser de la grille vers le substrat. Ce phénomène apparaît essentiellement lorsque le dopant est de faible dimension, ce qui est notamment le cas du bore (type P). Une solution consiste à effectuer un recuit en réduisant le budget thermique, mais elle se heurte à un nouvel effet lié à une mauvaise activation du dopant à l’interface grille/oxyde (effet de déplétion de grille).
Ainsi, le dopage de type P de la grille pose un double problème : d’une part la présence incontrôlée de bore dans le substrat de type N des transistors PMOS n’est pas souhaitable car elle induit des instabilités de la tension de seuil, et d’autre part la présence de bore dans l’oxyde tend à augmenter le nombre de défauts, ce qui dégrade la fiabilité du transistor.
EVOLUTION DES CIRCUITS INTEGRES
La micro-électronique silicium subit une évolution continue depuis plus de trente ans à la base d’un développement socio-économique sans précédent. En tant que vecteur de progrès, son importance est largement reconnue et la poursuite de son développement figure parmi les priorités du 5e PCRD en matière de Recherche Européenne pour les années 1998-2002, notamment dans le cadre d’un « société de l’information conviviale » où l’accent est mis sur le développement des matériaux et des technologies de mise au point et d’essai de composants et circuits électroniques.
Ce développement est piloté par une demande toujours croissante de fonctionnalités nouvelles, synonymes de complexité et de rapidité des circuits aboutissant à la notion de « système sur puce ».
HISTORIQUE DES PRINCIPALES INNOVATIONS TECHNOLOGIQUES
L’évolution de la structure MOS, dans ce contexte de réduction des dimensions et d’intégration, a été émaillée d’innovations majeures soit au niveau technologique, soit dans l’architecture du transistor. L’architecture des circuits intégrés de première génération dans les années 60-70, réalisée sur la base de transistors à canal N (NMOS), était limitée par une puissance dissipée élevée et des temps de commutation importants. Ces limites ont conduit au développement de la technologie CMOS dans les années 80, comprenant des transistors à canal N et P (PMOS). Les circuits intégrés actuels ont certes évolués grâce aux progrès technologiques, mais ils restent basés sur ce type d’architecture. Au niveau de l’évolution technologique autour des procédés, l’implantation ionique a permis de développer dans les années 70, le dopage du silicium par des impuretés de type N et P, remplaçant ainsi le procédé de diffusion de dopants à partir de sources solides. Actuellement, l’implantation est largement utilisée dans le canal submicronique du transistor, notamment dans la réalisation d’extensions faiblement dopées (N- ) des zones de source et de drain sous la grille (Lightly Doped Drain) afin de réduire le champ électrique latéral et par là même les effets de porteurs chauds. D’autres exemples d’innovations dans le canal sont reportés sur la figure I-3. Au niveau de l’élaboration des matériaux, le développement du silicium polycristallin par LPCVD (Low Pressure Chemical Vapour Deposition) dans les années 70 pour remplacer la grille métallique (Aluminium), a permis l’autoalignement des zones de source et de drain avec la grille et une amélioration significative de la tenue au claquage du diélectrique. Actuellement, de nouveaux diélectriques à forte permittivité sont étudiés pour remplacer l’oxyde SiO2. Le problème incontournable de l’effet de déplétion de la grille polycristalline conduit à nouveau vers le développement de grilles métalliques, ou du moins vers des procédés visant à réduire les effets de résistance série.
LES PREVISIONS
La miniaturisation du transistor et des mémoires doit perdurer pour continuer l’intégration de fonctions de plus en plus complexes sur la puce, dont la taille ne cesse d’augmenter. Pour réduire les coûts de fabrication, le diamètre des plaquettes, actuellement de 300mm, devrait atteindre 450mm en 2008 [I-11].
PROBLEMES ET LIMITES DE LA MINIATURISATION
La réduction de la longueur de canal doit s’accompagner d’une réduction de l’épaisseur de l’oxyde afin de renforcer le couplage capacitif entre la grille et le substrat, et contribuer à la réduction des effets de canal court. De toute évidence, la réduction des dimensions est une solution encore envisageable aujourd’hui, mais la miniaturisation conduit inévitablement à des limites liées à la structure du dispositif, ou bien à des limites d’ordre technologique.
LES LIMITES LIEES A LA STRUCTURE
Les limites sont liées à :
i) l’abaissement des tensions de seuil par un effet de partage de charge à faible tension de drain appliquée, puis l’effet DIBL (Drain Induced Barrier Lowering) consécutif à l’augmentation de Vd appliquée qui se traduit par une chute plus importante de Vth. Ces deux dégradations sont liées aux extension des zones de charge d’espace sous la grille, puis à leur possibilité de recouvrement dans une zone suffisamment profonde du substrat (effet de perçage), donnant lieu à des courants de fuite sous le seuil importants.
ii) l’effet de porteurs chauds, consécutifs à l’augmentation de la composante latérale du champ électrique qui accélère les porteurs dans le canal entraînant la création de paires électrons/trous réinjectés dans l’oxyde lorsqu’une tension Vg est appliquée. L’injection d’électrons à travers l’oxyde crée des pièges à l’interface qui dégradent les performances électriques du transistor [I-12-14].
iii) les effets quantiques dans le substrat sont à prendre en compte notamment dans le cas d’isolants inférieurs à 4nm. Ils concernent la répartition des porteurs dans le substrat résultant de la discrétisation des niveaux d’énergie près de l’interface. Il est montré que la concentration maximale des porteurs n’est pas localisée à l’interface Si/SiO2, mais à une distance dans le substrat comprise entre 0.5 et 1 nm [I-15-21]. Cet effet quantique se traduit par une augmentation de l’épaisseur électrique de l’isolant [I-22-25], des modifications de la tension de seuil [I-26-29] et des états d’interface [I-30, 31].
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Table des matières
I)INTRODUCTION
II) GENERALITES
III) METHODOLOGIE
IV) RESULTATS
V) COMMENTAIRES ET DISCUSSION
VI) CONCLUSION
VII) REFERENCES
ANNEXES
RESUME
