Généralites sur l’intégration 3d et la caractérisation des couches minces

Limité à un transistor, quatre résistances et un condensateur en 1958, et à quelques transistors et résistances vers le milieu des années 1960, un circuit intégré comprend aujourd’hui entre 100 millions (pour le microprocesseur qui est le cœur des ordinateurs) et un milliard de transistors (pour les mémoires les plus courantes, dites dynamiques ou DRAM). Cet essor de la microélectronique est décrit par la loi de Moore, loi empirique énoncée dès 1965 selon laquelle le nombre de transistors d’un circuit intégré doublerait tous les deux ans. Depuis l’énonciation de cette loi, les interconnections deviennent de plus en plus denses causant des effets parasites et des dissipations d’énergies [2]. Des solutions à ces problèmes ont été trouvées, comme par exemple remplacer l’aluminium généralement utilisé pour les lignes d’interconnections par le cuivre (moins résistif). Ces solutions ont atteint leurs limites et pour continuer la miniaturisation il existe deux voies complémentaires : la voie « More Moore» qui consiste à décroitre de façon continue les dimensions des composants élémentaires et la voie « More than Moore » qui tend à intégrer plusieurs fonctionnalités au sein d’une même puce .

Cette tendance a poussé les chercheurs à étudier diverses technologies et procédés dans le but de respecter les lois de Moore qui sont devenues des défis pour les nouvelles générations. Ainsi la taille des transistors est passée du centimètre à quelques dizaines de nanomètres de nos jours et la largeur des traits en lithographie est passée de 8 µm en 1970 à moins de 50 nm aujourd’hui. Aussi de nouveaux matériaux (Low & high K, Polymères, matériaux IIII-V…) et de nouvelles techniques de procédés ont vu le jour en microélectronique pour suivre cette course à la miniaturisation. Parmi ces techniques, on trouve l’intégration 3D. Son principe consiste à empiler des puces les unes sur les autres, en réalisant des interconnexions électriques entre elles par le biais de lignes traversant chacun des substrats empilés (communément appelés TSV, de l’anglais « Through Silicon Via »).

Intégration 3D

L’intégration tridimensionnelle telle que définie aujourd’hui représente un nouveau schéma d’intégration de systèmes à plusieurs niveaux, où différentes couches de composants sont empilées et interconnectées grâce à des vias verticaux traversant les étages de couches . Si cette technologie est résolument novatrice, le concept même d’empilement vertical des dispositifs électroniques date des premiers temps de l’industrie des semi-conducteurs. A l’origine, un seul niveau de composants actifs était empilé sur des couches de composants passifs, le tout étant interconnecté par des câbles extérieurs à la puce. L’industrie de la microélectronique nous emmène de nos jours jusqu’à des dizaines de niveaux d’empilement avec des connexions internes.

Limitation planaire et avantage de l’intégration 3D

L’enjeu en microélectronique a toujours été depuis les années 60 de fabriquer les dispositifs de plus en plus petits et performants à petits prix. Ce qui ne cesse au fil des années de diminuer d’une part la taille des composants, d’autre part d’augmenter le nombre d’éléments par unité de surface d’une puce (densité). Cette densité a atteint sa limite dans le plan et depuis quelques décennies l’industrie microélectronique est passée du circuit planaire à l’intégration 3D en passant par l’intégration 2.5D. En intégration planaire ou 2D, les transistors sont fabriqués sur une même surface plane d’une plaquette de silicium monocristallin, les uns à côté des autres donc en deux dimensions. La plaquette est ensuite découpée en plusieurs parties constituant ainsi des puces. Plusieurs autres fonctions électroniques (condensateurs, résistances…) sont aussi fabriquées séparément et l’ensemble est mis en boitier afin de fabriquer un composant microélectronique. Pendant l’assemblage, ces différentes puces et composantes sont posées les unes à côté des autres liés par des interconnexions qui sont des lignes de cuivre ou de graphite.

Malgré d’énormes progrès réalisés dans la finesse de gravure des circuits, la miniaturisation a finalement atteint ses limites physiques et pour continuer à augmenter leurs performances et leurs fonctionnalités, d’autres voies ont été étudiées. Une des plus crédibles des solutions fut l’intégration 3D. L’intégration 3D consiste à empiler les composants électroniques en superposant des puces et/ou des wafers les uns sur les autres et en établissant des connections électriques courtes entre eux , directement au travers des différentes couches. Elle offre plusieurs avantages à savoir :

– une importante amélioration des performances globales des circuits et la réduction de leur consommation énergétique (réduction du temps de passage des informations, …)
– la possibilité d’ajout de plusieurs fonctions sur une même puce (Intégration hétérogène) et réduction du temps de passage des informations
– une réduction des coûts en augmentant les rendements et en réalisant des puces plus petites.

Face au progrès des recherches et à l’avènement de la technologie 3D, les concepteurs de composants microélectroniques sont confrontés aux problèmes engendrés par cette dernière. Dans la suite, nous allons énumérer ces problèmes et notre travail va s’articuler principalement autour de ceux qui menacent l’intégrité mécanique des dispositifs.

Enjeux et difficultés rencontrées

L’intégration 3D permet de rassembler plusieurs fonctions sur une même puce (« System on chips » SoC) et de plus en plus de puces dans un boitier (« System in Package » SiP). On pourra par exemple combiner des dispositifs logiques, des mémoires, des imageurs ou des MEMS à partir de différentes tranches de silicium. Elle nécessite donc la maîtrise des connexions électriques entre les différentes puces empilées verticalement et doit répondre à de nombreux défis, entre autres la dissipation thermique, les interactions mécaniques et thermiques des couches les unes sur les autres. En effet à l’échelle de la plaque (wafer), les couches déposées les unes sur les autres ont des comportements thermomécaniques différents, ce qui crée d’importants champs de contraintes et de déformations. D’autres origines de contraintes sont celles générées par les procédés de dépôt : contraintes intrinsèques. De plus pour des raisons de productivité, le diamètre de référence des substrats a évolué de 200 à 300 mm afin d’augmenter la surface utile. Il en résulte une augmentation de la déformation des plaques en process.

D’autres problèmes auxquels est confrontée la technologie 3D sont les impacts thermomécaniques et électriques des connexions verticales (TSV) sur les dispositifs. Les TSV à proximité des composants engendrent un certain niveau de contraintes dans le silicium aminci ce qui influence les performances des transistors. Dans notre étude nous nous intéresserons plus aux contraintes et déformations thermomécaniques induites par les procédés de dépôts, de traitements thermiques et d’amincissement. Pour ce faire une bonne connaissance des matériaux et de leurs propriétés thermomécaniques est nécessaire.

Table des matières

INTRODUCTION GÉNÉRALE
CHAPITRE I : GÉNÉRALITES SUR L’INTÉGRATION 3D ET LA CARACTÉRISATION DES COUCHES MINCES
INTRODUCTION
I.1. Intégration 3D
I.1.1. Limitation planaire et avantage de l’intégration 3D
I.1.2. Enjeux et difficultés rencontrées
I.1.3. Les procédés de fabrication d’un dispositif en intégration 3D
I.1.4. Cadre de l’étude : position du problème
I.1.5. Les matériaux utilisés en microélectronique
I.1.6. Loi de comportements thermomécaniques des matériaux
I.2. Les polymères et la microélectronique
I.2.1. La place des polymères en microélectronique
I.2.3. Propriétés thermomécaniques des polymères
I.2.4. Loi de comportement élastique des polymères
I.3. Modèles d’évaluation des contraintes
I.3.1. Modèle de Stoney
I.3.2. Modèle de Hutchinson
I.4. Moyens de caractérisation de propriétés élastiques des couches minces
I.4.1. Nanoindentation
I.4.2. Flexion de micro-poutre
I.4.3. Analyse Mécanique Dynamique
I.5. Techniques de mesures pour l’identification du CTE des films minces
I.5.1. Technique de mesure de courbure par microscopie confocale
I.5.2. Technique de la réflectométrie optique
CHAPITRE II : IDENTIFICATION DES PROPRIÉTÉS THERMOMÉCANIQUES DES FILMS MINCES EN POLYMÈRES
INTRODUCTION
II.1. Etat de l’art sur la détermination des propriétés thermoélastiques des polymères en couche mince
II.1.1. Etat de l’art sur la détermination du module d’Young des polymères
II.1.2. Détermination du CTE par Lukasz Pyrzowski
II.2. Détermination du module d’Young des matériaux organiques
II.2.1. Détermination du module d’Young par DMA
II.2.2. Détermination du module d’Young par Nano indentation
II.3. Calcul des contraintes dans les couches minces polymère
II.3.1. Origines des contraintes
II.3.2. Calcul analytique pour la détermination des contraintes et déformations
II.3.3. Comparaison du modèle analytique avec une simulation par Eléments Finis
II.4. Identification inverse des propriétés thermoélastiques des films minces polymères
II.4.1. Cas 1 : Identification du CTE d’une résine époxyde
II.4.2. Cas 2 : Identification du module et du CTE d’un polyimide par la méthode des résidus
CHAPITRE III : ÉTUDE DU PHÉNOMÈNE D’INSTABILITÉ EN MICROÉLECTRONIQUE
INTRODUCTION
III.1. Théorie des plaques dont le comportement est non linéaire et phénomène d’instabilité
III.1.1. Concept général d’instabilité
III.1.2. Equations de base
III.1.3. Les champs de déplacement
III.1.4. Energie interne du système
III.1.5. Energie de déformation et les états d’équilibre en déflexion
III.1.6. Comparaison entre la théorie linéaire et non linéaire
III.2. Cas d’instabilité en microélectronique
III.2.1. Procédé de dépôt des couches
III.2.2. Amincissement de substrat (Effet de dimension et variation d’épaisseur)
III.2.3. Traitement thermique
III.2.4. Anisotropie des couches
III.3. Comparaison de nos prédictions avec des simulations EF
III.3.1. Résolution du problème d’instabilité par éléments finis
III.4. Calcul des contraintes en instabilité
CHAPITRE IV : APPLICATION A LA FABRICATION D’UN INTERPOSEUR EN SILICIUM
INTRODUCTION
IV.1. Contraintes d’un multicouche sur substrat épais : Sigmap ps v1
IV.2. Sigmap ps v2 : calcul implémenté, nouvelle interface et utilisation
IV.2.1 Prédiction en procédés de dépôt
IV.2.2. Dépôt face arrière
IV.2.3. Dépôt double face
IV.2.4. Amincissement du substrat
IV.2.5. Sigmap ps v2 : interface et utilisation
IV.3. Application de Sigmapps dans la fabrication d’un interposeur
IV.3.1. Les interposeurs en microélectronique
IV.3.2. La fabrication des interposeurs et les enjeux mécaniques associés
IV.3.3. Optimisation et étude de l’interposeur
IV.3.4. Résultats de l’étude de l’interposeur en silicium
CONCLUSION GÉNÉRALE

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