Soutenance mémoire
Depuis plus de 60ans, la micro- puis nano-électronique s’est rapidement développée de telle manière qu’elle est aujourd’hui présente de partout : téléphonie, ordinateurs, voitures, domotique, etc. Toutes ces applications nécessitent notamment une puissance et une rapidité de calculs élémentaires (e.g. pour les processeurs des ordinateurs) voire plus complexes (e.g. systèmes GPS) et/ou des capacités de stockage d’informations (i.e. mémoires) de plus en plus importantes et qui se traduisent par une augmentation de la densité de composants sur une puce. Cette augmentation se fait suivant la loi empirique de Moore (aussi appelée « More Moore ») stipulant que le nombre de composants par unité de surface doit doubler tous les deux ans environ .
Contexte et intérêt de la 3D Séquentielle
La réduction des dimensions caractéristiques et l’augmentation exponentielles des composants MOSFET pendant plusieurs décennies et sur plusieurs nœuds technologiques ont été permises essentiellement grâce aux propriétés exceptionnelles du silicium utilisé comme semiconducteur et de son oxyde (SiO2) comme isolant pour la grille. Néanmoins, la miniaturisation des transistors suivant la loi de Moore comporte plusieurs limites que l’on peut regrouper dans trois catégories.
Limites physique
De manière intuitive, on peut fixer la fin de la loi de Moore lorsque les dimensions des transistors atteindront la taille de l’atome ou plutôt d’une monocouche d’atome (de l’ordre de l’Angström). Mais bien avant d’en arriver là, des effets parasites apparaissent déjà à l’échelle du nanomètre. Par exemple, lorsque les dimensions du transistor sont réduites, la grille atteint des longueurs comparables aux zones de déplétion qui apparaissent entre les zones sources et drains fortement dopées et le canal. Lorsque les deux zones de déplétion de charge se rejoignent, des effets dits de canaux courts (SCE – Short Channel Effects) apparaissent qui diminuent plus ou moins la hauteur de barrière entre la source et le drain en fonction entre autres de la longueur de grille (Lg), de l’oxyde de grille (permittivité εOx, épaisseur Tox) et de l’épaisseur de la zone de déplétion induite par la grille dans le canal (Tdep) [Skotnicki03]. Cet effet est de plus amplifié lorsqu’une tension est appliquée sur le drain (soit un gradient de potentiel VDS) qui diminue davantage la hauteur de barrière par l’effet DIBL (Drain Induced Barrier Lowering). Ces deux phénomènes ont alors pour effet de diminuer la tension de seuil du transistor (i.e. tension nécessaire pour établir le canal de conduction) lorsque les longueurs de grille diminuent et on peut alors parler de mauvais contrôle électrostatique du canal par la grille. Une conséquence directe est alors une augmentation du courant à l’état « off », c’est-à-dire quand aucune tension n’est appliquée sur la grille, et donc de la consommation électrique d’une puce.
En outre, l’augmentation exponentielle du nombre de composants implique également que le nombre d’interconnections électriques entre les transistors doit également augmenter. Cependant, il devient alors nécessaire d’avoir des lignes métalliques plus petites et avec une longueur moyenne plus élevée voire d’empiler plusieurs niveaux de métaux à la suite afin d’interconnecter la grande densité de composants. Une conséquence directe est que le temps de propagation des signaux dans les interconnections, qui est proportionnel à la résistance (avec R∝L/S) des lignes, augmente drastiquement contrairement aux délais dans les transistors qui tendent à diminuer grâce à leur miniaturisation [Yeap13].
Afin de poursuivre la loi de Moore, plusieurs innovations technologiques ont donc été introduites. Par exemple, de nouveaux matériaux plus ou moins exotiques ont été intégrés dans les transistors, comme les diélectriques à haute permittivité au niveau de l’empilement de grille pour améliorer le contrôle du canal (sujet sur lequel nous reviendrons plus en détails dans le Chapitre 4) ou bien de faible permittivité entre les interconnections afin de réduire les capacités parasites au niveau du back-endof-line (BEOL) et réduire les délais de propagation [Havemann02]. De plus, l’aluminium utilisé initialement pour les lignes métalliques a été remplacé par le cuivre plus conducteur pour les mêmes raisons. L’introduction du cuivre a néanmoins – entre autres – nécessité une meilleure gestion de la contamination, celui-ci ayant tendance à facilement diffuser dans le silicium lors d’un recuit, causant une dégradation des propriétés des composants. L’utilisation du cuivre est donc totalement prohibée dans le front-end-of-line (FEOL), c’est-à-dire lors de la fabrication des transistors [Taylor02]. Les recherches pour des technologies plus avancées voient également l’apparition d’éléments des colonnes III (e.g. gallium, indium) et V (e.g. arsenic) du tableau périodique dont l’alliage offre d’excellentes propriétés pour la micro-électronique (mobilité des porteurs plus élevée dans le canal) ou pour la photonique (ajustement de la bande interdite) [Chau05]. Néanmoins, deux freins actuels à l’utilisation des III-V sont un prix relativement élevé ainsi que la difficulté de trouver un oxyde de bonne qualité pour les applications MOSFET comparé au silicium et au SiO2. Enfin, les matériaux dits bidimensionnels ou 2D constitués de quelques monocouches d’atomes tels que le graphène ou les dichalcogénures de métaux de transitions (e.g. MoS2, WSe2) sont également investigués afin de profiter de leurs faibles dimensions et de leurs propriétés (e.g. conductivité supérieure du graphène pour les contacts) [Wu13].
Par ailleurs, de nouvelles architectures ont également été introduites afin de résoudre le problème d’effet de canal court et améliorer le contrôle électrostatique de la grille, l’idée principale étant d’augmenter la surface effective de la grille sur le canal .
Ainsi, plutôt que de contrôler le canal de manière planaire (single-gate), des grilles sur d’autres faces du canal sont rajoutées jusqu’à l’architecture dite gate-all-around enrobant alors totalement le canal . De ces architectures, on peut plus particulièrement citer la technologie FinFET, à michemin entre un double-gate et un tri-gate autour d’un ruban de silicium (appelé fin) qui constitue le canal . Initialement proposée par l’université de Berkeley [Hisamoto00], c’est essentiellement l’option FinFET qui a été choisie pour les nœuds technologiques inférieurs à 14nm (e.g. IBM [Tsutsui16] ou Samsung [Bae16]) grâce à l’excellent contrôle électrostatique de la grille sur le fin permettant de diminuer les effets de canaux courts. Enfin, la technologie nanofils empilés (stacked nanowires) semble être l’architecture ultime avec un canal quasiment unidimensionnel contrôlé par la grille tout autour et est investiguée pour les nœuds technologiques inférieures à 7nm [Kuhn12].
Plutôt que d’augmenter la capacité surfacique de la grille, une autre alternative est de diminuer la valeur de Tdep afin de réduire les effets de canaux courts . Une première possibilité pour cela est de doper fortement le canal, la profondeur de déplétion étant d’autant plus faible que le niveau de dopage est élevée. En contrepartie, des effets de scattering des porteurs sur les atomes dopants peuvent apparaître, dégradant fortement leur mobilité. Une autre possibilité est de limiter physiquement la zone de charge d’espace en diminuant l’épaisseur de la zone semiconductrice. Pour cela, le canal doit être séparé du substrat, par exemple par l’insertion d’une couche de SiO2 (alors appelée BOX – Buried Oxide). Dans la pratique, cela passe par la fabrication du transistor sur un substrat possédant un film mince de silicium sur un oxyde, substrat alors appelé Silicon-on-Insulator (SOI). Ces substrats SOI peuvent être obtenus par exemple grâce à la technologie SmartCutTM développée par Soitec et qui repose sur une implantation d’ions hydrogène à travers un oxyde [Bruel95]. La plaque A oxydée est ensuite collée au dessus d’une autre plaque B puis un recuit est effectué permettant de séparer le substrat en deux au niveau de la couche d’hydrogène implantée, permettant alors d’obtenir un film mince de silicium monocristallin (dépendant de la position de la couche d’hydrogène implantée) sur un BOX d’épaisseur variable (dépendant de l’oxydation effectuée).
Lorsque l’épaisseur de silicium est inférieure à une vingtaine de nanomètres, le canal est totalement en déplétion et on parle alors de Fully-Depleted SOI aussi appelé Ultra-Thin Body and Buried Box (UTBB). Un avantage supplémentaire de la technologie FDSOI est qu’une polarisation peut également être appliquée sous le BOX (aussi appelé back biasing) agissant comme une seconde grille. Par cette polarisation, la tension de seuil du dispositif peut être modulée et par exemple être diminuée pour avoir de meilleures performances, ou augmentée pour diminuer la consommation électrique [Fenouillet10]. La technologie a également été développée jusqu’au nœud 14nm (alors appelé 14FDSOI chez STMicroelectronics [Weber15a]) mais de manière générale exhibe des performances électriques moins bonnes que la technologie FinFET. Nous verrons toutefois plus loin que cette technologie peut être utilisée pour d’autres applications où la performance n’est pas primordiale.
Enfin, d’autres architectures reposant sur des phénomènes quantiques sont également étudiées, par exemple le tunnel-FET (TFET) basée sur une conduction non plus enclenchée par la formation d’un canal mais sur des effets tunnel entre les bandes d’énergie des sources et drains dopées opposément permettant d’obtenir une commutation beaucoup plus rapide des transistors [Bhuwalka04]. Pour aller plus loin, la logique utilisant des objets quantiques (e.g. spin d’un électron, polarisation d’un photon) pourrait largement surpasser la logique numérique en bénéficiant de leurs propriétés particulières (e.g. superposition et intrication quantique). La création et la manipulation d’un qubit basée sur le spin d’un électron a notamment été démontrée en adaptant une plateforme FDSOI [Hutin16].
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Table des matières
INTRODUCTION
CHAPITRE 1 – INTRODUCTION A LA 3D SEQUENTIELLE
1.1 Contexte et intérêt de la 3D Séquentielle
1.2 Problématiques de la 3D Séquentielle
1.3 Développement de briques technologiques à bas budget thermique
CHAPITRE 2 – MATERIAUX POUR LES ESPACEURS DE GRILLE
2.1 Étude des matériaux
2.1.1 Caractérisation des matériaux
2.1.2 Résistance aux chimies humides
2.2 Étude morphologique
2.1.3 Uniformité et conformité du dépôt
2.1.4 Gravure anisotropique des espaceurs
2.1.5 Reprise de l’épitaxie source et drain
2.3 Étude électrique
2.1.6 Intégration du SiOCN
2.1.7 Intégration du SiCO
CHAPITRE 3 – EPITAXIE A BASSE TEMPERATURE POUR LA SURELEVATION DES SOURCES ET DRAINS
3.1 Préparation de surface
3.1.1 Préparation de surface classique (HF-last+Recuit H2)
3.1.2 Nettoyage par plasma : Siconi
3.2 Croissance épitaxiale
3.1.3 Epitaxie sélective vs dépôt/gravure cyclée
3.1.4 Epitaxie Si intrinsèque
3.1.5 Epitaxie dopée in-situ
CHAPITRE 4 – PROPRIETES DE L’EMPILEMENT DE GRILLE
4.1 Procédés expérimentaux
4.2 Influence du budget thermique
4.3 Procédés leviers à bas budget thermique
4.1.1 Nitruration du HfO2
4.1.2 Densification de l’oxyde chimique
4.1.3 Passivation par deutérium
4.4 Recuits alternatifs
4.1.4 Recuit micro-ondes
4.1.5 Recuit laser
4.5 Pistes pour l’amélioration de la fiabilité NBTI
CHAPITRE 5 – CONCLUSIONS DU MANUSCRIT
CONCLUSION
REFERENCES
