Soutenance mémoire
Depuis près de quarante ans, le Transistor à Effet de Champ, Métal Oxyde Semiconducteur, appelé « MOSFET », est utilisé comme brique de base pour la réalisation de circuits intégrés. Sa faculté de miniaturisation a permis d’augmenter la densité d’intégration du transistor MOS et de rendre les circuits intégrés de plus en plus performants. A cela vient s’ajouter un procédé de fabrication planaire permettant de réaliser de tels dispositifs à un coût très compétitif.
Néanmoins, depuis le nœud technologique 90nm, de nombreux effets parasites, appelés effets canaux courts, sont apparus. Ces effets sont provoqués par le rapprochement devenu critique des jonctions source et drain du transistor. Ceci a pour conséquence de limiter le gain en vitesse des transistors et d’augmenter leur courant de fuite. Pour ralentir ce phénomène, des solutions ont été apportées aux procédés de fabrication afin de maintenir pour quelques nœuds technologiques la structure classique du transistor MOS. Cependant, ces nouvelles étapes complexifient grandement la fabrication des circuits intégrés et génèrent un surcoût important. C’est pourquoi, l’industrie du semi-conducteur est contrainte aujourd’hui de se tourner vers de nouvelles technologies. Ainsi, le remplacement du transistor sur silicium massif permettra à la fois de poursuivre la croissance exponentielle des performances tout en maitrisant la consommation des appareils mobiles.
Les exigences technologiques du marché actuel
Le passage d’une génération technologique CMOS à la suivante permet aux concepteurs de circuits intégrés d’obtenir une amélioration de la densité des circuits. Cette réduction des dimensions a pour avantage d’augmenter les vitesses de commutation des transistors et de diminuer leur puissance dynamique et statique. Par conséquent, cela se traduit sur les performances globales d’un circuit par l’augmentation de la fréquence de fonctionnement ainsi qu’une puissance totale maitrisée.
En outre, les téléphones portables et autres tablettes numériques qui connaissent une croissance exponentielle, intègrent des fonctions avancées toujours plus performantes. En effet, les appareils mobiles de dernière génération sont engagés dans une course qui réclame une augmentation des performances des CPU et autres circuits intégrés tout en assurant un budget énergétique le plus faible possible .
Cependant, nous allons voir dans la partie suivante que l’architecture du transistor MOS sur silicium massif ne répond plus aux exigences du marché actuel. Il est donc nécessaire pour l’industrie de migrer vers des technologies plus efficaces.
Les limitations du transistor MOS sur silicium massif
Les améliorations apportées au transistor
Le transistor MOS fabriqué en technologie planaire sur silicium massif a fait l’objet de nombreuses améliorations, en particulier ces dix dernières années . Ces modifications ont permis de remédier à la faible augmentation des performances provoquée par l’apparition des effets parasites dans le canal du transistor MOS [Den’74] [Bac’84].
La fabrication des transistors s’est donc complexifiée avec l’optimisation de certains procédés de fabrication déjà présents ainsi que l’ajout indispensable de nouvelles étapes. Le but de ces améliorations vise à conserver, pour les nœuds avancés, une maitrise de l’ouverture et de la fermeture du canal la plus efficace possible. Cela se traduit au niveau circuit par la capacité à atteindre des fréquences de fonctionnement élevées tout en disposant d’un courant de fuite le plus faible possible. Pour cela, l’une des premières améliorations importantes a consisté à introduire une contrainte mécanique sur le canal afin d’augmenter la mobilité des porteurs de charges, et donc le courant de fonctionnement (ION) [Bai’04]. Cet ajustement permet ainsi d’augmenter la vitesse de chargement de la capacité connectée aux bornes de sortie d’une porte logique. Puis, dans le but de diminuer le courant de fuite de grille et d’améliorer le contrôle électrostatique du canal, l’isolant de grille a été remplacé par un matériau possédant une constante diélectrique élevée (εisolant >40), communément appelée high-κ. De plus, le matériau de grille en poly-silicium a également été remplacé par un matériau métallique permettant de supprimer l’effet de poly-déplétion [Mis’07] [Nat’08]. Cet effet a pour conséquence d’augmenter l’épaisseur équivalente de l’oxyde de grille, et donc de diminuer le contrôle électrostatique du canal par la grille.
Concernant les effets parasites liés aux canaux courts, une amélioration notable vise à étendre des zones source/drain (S/D) moins dopées vers le canal, communément appelées LDD (Lightly Doped Drain). Cet ajustement permet de limiter l’extension de la zone de charges d’espace (ZCE) des S/D dans le caisson, et donc d’améliorer le contrôle électrostatique. Des implantations de même nature que le caisson, appelées halo, sont aussi réalisées au niveau des jonctions S/D-caisson sous le canal pour empêcher la ZCE de la source et du drain de se rejoindre et de créer un canal parasite. Cependant, ces implantations ont un effet négatif puisque leur fort niveau de dopage a pour effet d’augmenter le courant GIDL (Gate-Induced Drain Leakage) au niveau des jonctions S/D-caisson [Yua’08]. Il est à noter que ce comportement a tendance à se renforcer à chaque nouveau nœud technologique dû à l’augmentation du niveau de dopage des caissons.
Contrôle électrostatique
Malgré toutes les améliorations apportées au transistor MOS sur silicium massif, le contrôle électrostatique du canal par la grille se dégrade de plus en plus à chaque nouveau nœud technologique à cause des effets canaux courts. L’effet canal court traduit la diminution de la tension de seuil par la réduction de la longueur de la grille du dispositif. Il est lié au fait que le potentiel électrostatique entre la source et le canal et entre le canal et le drain n’est pas abrupt mais graduel à cause des ZCE situées le long des jonctions. Lorsque la distance entre la source et le drain atteint l’ordre de grandeur des zones de charge d’espace, la barrière de potentiel dans le canal chute et engendre une baisse de la tension de seuil appelée SCE (Short Channel Effect). En plus de cet effet SCE, la polarisation du drain influence également la profondeur de la zone de charge d’espace de ce côté. L’effet canal court est alors accentué par la polarisation du drain . Cet effet spécifique est appelé DIBL (Drain Induced Barrier Lowering). La dénomination « effets canaux courts » correspond donc aux deux effets combinés SCE et DIBL. Ces phénomènes ont pour conséquence de limiter la fermeture du canal et donc d’augmenter le courant de fuite (IOFF). Pour évaluer l’impact de ces effets sur les performances globales d’un transistor, la caractéristique ION/IOFF est adaptée puisqu’elle permet d’analyser la capacité du transistor à ouvrir et à fermer son canal .
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Table des matières
Introduction générale
Chapitre 1 Evolution technologique du transistor MOS
1.1 Introduction
1.2 Motivations
1.2.1 Les exigences technologiques du marché actuel
1.2.2 Les limitations du transistor MOS sur silicium massif
1.2.2.1 Les améliorations apportées au transistor
1.2.2.2 Contrôle électrostatique
1.2.2.3 Variabilité de la tension de seuil
1.3 Evolution vers des technologies à film mince
1.3.1 Choix de la technologie
1.3.2 Caractéristiques du transistor UTBB FD-SOI en 28nm
1.3.2.1 Substrat silicium sur isolant
1.3.2.2 Architecture du transistor
1.3.2.3 Amélioration du contrôle électrostatique et de l’effet canal court
1.3.2.4 Une variabilité maîtrisée
1.3.2.5 Une technologie hybride
1.3.2.6 Plateforme multi-V T
1.3.3 Une technologie flexible
1.3.3.1 Modulation dynamique des performances par polarisation de la face arrière
1.3.3.2 Modulation étendue de la longueur du canal
1.3.3.3 Comportement à très basse tension
1.4 Comparaison technologique
1.4.1 Coûts de conception et de fabrication
1.4.2 Perspectives pour les nœuds inférieurs à 28nm
1.5 Conclusion
1.6 Références bibliographiques
Chapitre 2 Analyse des performances de la technologie UTBB FD-SOI 28nm
2.1 Introduction
2.2 Méthode d’évaluation des technologies
2.2.1 Modèle SPICE
2.2.2 Simulation d’un chemin critique extrait d’un ARM Cortex-A9
2.2.2.1 Description du chemin logique
2.2.2.2 Stimuli et extraction des résultats
2.2.2.3 Analyse paramétrique automatisée par script
2.2.2.4 Limites de la méthode utilisée
2.3 Analyse du gain technologique : FD-SOI vs. BULK
2.3.1 Gain intrinsèque de la technologie
2.3.2 Modulation de la polarisation des caissons : Un levier supplémentaire
2.4 Méthodologie d’optimisation énergétique
2.4.1 Puissance dissipée dans les circuits intégrés numérique
2.4.1.1 Puissance dynamique et statique
2.4.1.2 Evolution de la puissance avec les technologies
2.4.2 Réduction de la puissance statique
2.4.2.1 La puissance statique
2.4.2.2 Réduction de l’alimentation VDD
2.4.2.3 Modulation de la tension de polarisation du substrat
2.4.2.4 Ajustement de la longueur de grille
2.4.2.5 Co-intégration multi-VT
2.4.2.6 Utilisation d’interrupteurs de puissance
2.4.3 Réduction de la puissance dynamique
2.4.3.1 La puissance dynamique
2.4.3.2 Réduction de l’alimentation VDD
2.4.3.3 Modulation de la tension de polarisation du substrat
2.4.4 Réduction de la puissance totale
2.4.4.1 La puissance totale
2.4.4.2 Optimum énergétique par ajustements des tensions [VDD ; VBB]
2.4.4.3 Ultra large modulation de la tension d’alimentation
2.5 Conclusion
2.6 Références bibliographiques
Chapitre 3 Techniques de co-intégration de cellules standard multi-VT en FD-SOI
3.1 Introduction
3.2 La co-intégration multi-VT en FD-SOI
3.2.1 Rupture entre les technologies BULK et FD-SOI
3.2.1.1 Méthodologie d’intégration standar
3.2.1.2 La problématique en FD-SOI
3.2.2 Solutions de co-intégration par ligne de VT
3.2.2.1 Polarisation statique des caissons
3.2.2.2 Polarisation dynamique des caissons
3.2.3 La structure à caisson unique : une opportunité spécifique à la technologie SOI
3.2.3.1 Conception de cellules à caisson unique
3.2.3.2 Création d’un VT supplémentaire
3.2.3.3 Compensation procédé et température
3.2.3.4 Les applications adaptées au caisson unique
3.2.4 Solutions permettant une co-intégration fine classique
3.2.4.1 Exploitation du VT supplémentaire issu de l’approche à caisson-n unique
3.2.4.2 Création d’une cellule standard Regular-VT co-intégrable
3.2.4.3 Les avantages et les inconvénients
3.3 Résultats silicium des solutions de conception
3.3.1 Placement des VT : Courant statique vs. Fréquence
3.3.2 Efficacité énergétique du caisson unique
3.3.3 Co-intégration multi-VT sur une même ligne
3.4 Conclusion
3.5 Références bibliographiques
Chapitre 4 Conception de circuits en FD-SOI 28nm
Conclusion générale
