Soutenance mémoire
Le premier transistor de l’histoire fut conçu en 1947 au Bell Labs par Schokley, Bardeen et Brattain. Les dimensions de ce composant électronique étaient de plusieurs centimètres carrés. Aujourd’hui, les circuit-intégrés les plus complexes sont composés de plus d’1,5 milliards de transistors sur une surface plus petite. Les produits issus de l’industrie de la microélectronique font partie intégrante de nos vies, que ce soit à travers les objets connectés (téléphones portables, tablettes, etc.), les produits multimédias (télévision, console de jeux, etc.), les automobiles, l’électroménager et d’innombrables autres applications. Cette omniprésence est rendue possible grâce aux industriels qui investissent énormément dans le développement des technologies de la microélectronique, permettant de réduire le coût de fabrication des produits et de les rendre accessible à tous. La croissance du marché est basée sur l’augmentation régulière de la densité d’intégration du nombre de transistors dans le but d’augmenter les performances des circuits intégrés et de diminuer le cout de production par transistor. Pour cela, les dimensions critiques des transistors sont régulièrement réduites ce qui entraine de nombreuses problématiques à chaque nouveau nœud technologique (la demi distance entre deux lignes métalliques est passée de 10 µm en 1970 à 28 nm en 2013). Pour répondre à ces problématiques, il est nécessaire à la fois de proposer de nouveaux schémas d’intégration ainsi que de développer de nouveaux procédés. C’est dans ce contexte que s’inscrit ce travail de thèse.
Evolution de l’isolation électrique entre transistors
Histoire de la microélectronique
L’histoire de la microélectronique commence en 1947, lorsque Schokley, Bardeen et Brattain découvrent l’effet transistor au Bell Labs [Bardeen1948]. Assemblés entre eux ainsi qu’avec d’autres composants passifs, les transistors forment des circuits intégrés permettant de réaliser des opérations logiques. Une coupe réalisée par Microscopie Electronique à Balayage (ou MEB) . Le circuit est réparti en deux zones distinctes : le front-end of line correspondant à la partie active du circuit et constitué de transistors à effet de champ CMOS (pour Complementary Metal Oxide Semiconductor) et le back-end of line constitué de lignes et de vias métalliques reliant électriquement les transistors entre eux.
L’évolution technologique des circuits intégrés au fil des années a permis la conception de puces (comme les microprocesseurs) de plus en plus performantes, via l’augmentation croissante de la densité d’intégration surfacique des composants. Dès 1965, Gordon E. Moore quantifie cette augmentation et estime que le nombre de composants par unité de surface double tous les ans [Moore1965]. En 1975, Moore revoit à la baisse cette estimation, avec une densité d’intégration qui double tous les deux ans [Moore1975]. Cette loi empirique, baptisée « loi de Moore », devint rapidement un cap à maintenir pour l’industrie naissante de la microélectronique.
La croissance exponentielle de la densité d’intégration surfacique des transistors est rendue possible grâce à la miniaturisation de leurs dimensions à chaque nouveau nœud technologique. C’est le demi pas d’une cellule DRAM (c’est-à-dire la demi distance entre deux lignes métalliques sur une cellule de mémoire DRAM) qui est utilisée pour définir le nœud technologique (de 10 µm en 1970 à 28 nm en 2013).
De l’isolation latérale des zones actives des transistors à l’isolation entre les interconnections métalliques en passant par l’oxyde de grille, l’utilisation de matériaux diélectriques pour l’isolation électrique intervient à de nombreux niveaux de la conception des circuits intégrés. Ce travail s’intéresse plus particulièrement à l’isolation latérale entre les transistors afin d’éviter les fuites de courant. Ces fuites perturbent le comportement électrique des composants et empêchent le circuit intégré de fonctionner correctement. L’isolation est réalisée à l’aide d’une zone isolante entre chaque zone active des transistors, empêchant ainsi toute perturbation électrique par leurs voisins. La zone isolante est constituée d’un matériau diélectrique : l’oxyde de silicium (SiO2) qui dispose de très bonnes propriétés électriques. Le nœud technologique d’une puce va aussi définir les dimensions des zones isolantes (largeur et profondeur), impliquant de développer régulièrement de nouveaux procédés de fabrication adaptés.
L’isolation électrique entre transistors : du LOCOS aux STI
Au début de l’industrialisation des circuits intégrés, l’isolation électrique latérale entre transistors était assurée par des oxydes SiO2 appelés LOCOS (pour LOCal Oxidation of Silicon ou oxydation locale du silicium) et développés initialement par Appels, et al. [Appels1970]. Ces oxydes sont formés durant des recuits thermiques sous atmosphère oxydante (dioxygène O2 et/ou vapeur d’eau H2O) à des températures supérieures à 950 °C. Les futures zones actives des transistors CMOS sont protégées par un masque dur composé d’une fine couche de SiO2 thermique, appelé oxyde piédestal, et d’un nitrure de silicium (Si3N4). Le masque dur permet de définir les futures zones actives en les protégeant de l’oxydation : la croissance de l’oxyde s’effectue uniquement sur les surfaces de silicium non recouvertes de Si3N4. Le procédé LOCOS possède plusieurs inconvénients peu critiques pour les premiers nœuds technologiques car les contraintes dimensionnelles y étaient faibles. Cependant, confronté à la réduction croissante des dimensions des transistors, ce type d’isolation a commencé à rencontrer de sérieux problèmes pour les technologies submicroniques [Oldham1982].
L’inconvénient le plus connu de cette technique est l’empiètement latéral du LOCOS sous le masque dur, aussi connu sous le nom de « bec d’oiseau ». Il est la conséquence de la diffusion d’espèces oxydantes sous le Si3N4 via l’oxyde piédestal. Cette croissance d’oxyde non désirée entraine la consommation d’une partie de la future zone active, rendant l’augmentation de la densité surfacique des transistors de plus en plus difficile à chaque nouveau nœud technologique. Le second inconvénient des LOCOS est la diffusion et la ségrégation du dopant Bore sous le masque dur Si3N4 [Bryant1994] lors de l’oxydation thermique. Cela a pour effet de générer des effets de canaux courts qui dégradent les performances du transistor en augmentant leur tension de seuil. Pour finir, le troisième défaut des LOCOS vient du fait que la profondeur d’oxydation du silicium est directement reliée à l’espacement entre deux zones actives. De ce fait, plus les zones actives sont proches, plus l’oxydation thermique est faible et plus le LOCOS est fin [Hui1985, Mizuno1987]. Or, il existe une multitude d’espacements différents entre deux zones actives sur un circuit intégré. Ce problème entraine donc une non uniformité importante de l’épaisseur des oxydes LOCOS au niveau du substrat et réduit considérablement la profondeur d’isolation pour les plus petits espacements. Tous ces problèmes ont pour effet de rendre l’isolation entre transistors via LOCOS très difficile pour les nœuds technologiques submicroniques. Pour pallier tous ces problèmes, de nombreuses solutions d’intégration ont été proposées. Tout d’abord, le procédé SILO (pour Sealed Interface Local Oxidation) [Hui1981], où l’oxyde piédestal est nitruré afin de limiter la diffusion de l’oxydation sous le masque dur, et donc, l’apparition du « bec d’oiseau ». D’autres procédés de type SWAMI (pour SideWall Mask Isolation) [Chiu1982, Chiu1983], avec la gravure d’une petite tranchée d’isolation suivi d’une oxydation thermique de type LOCOS, ont été développés. Enfin le procédé NCL (pour Nitride-Clad LOCOS) avec un retrait de 15 nm de l’oxyde piédestal sous le masque dur de nitrure, suivi d’un dépôt de nitrure puis d’une oxydation locale a permis d’étendre l’isolation de type LOCOS jusqu’à la technologie CMOS 0,25 µm inclue [Pfiester1993]. Cependant, à partir de ce nœud technologique, les LOCOS ont été progressivement remplacés au profit des tranchées d’isolation entre transistors (ou STI pour Shallow Trench Isolation), plus performantes et beaucoup moins onéreuses que les nombreuses adaptations nécessaires des LOCOS [Bryant1994].
L’intégration technologique des tranchées d’isolation entre transistors
Les STI ont été une véritable rupture technologique de l’isolation entre transistors. Elles consistent en une tranchée latérale séparant tous les transistors entre eux, remplie par un film de SiO2. Elles ont pu être mises en place notamment grâce à la maitrise de la technique de polissage mécano-chimique CMP (pour Chemical and Mechanical Polishing). L’intégration des STI (aussi appelée « brique STI ») intervient au début du processus de fabrication des circuits intégrés. Pour la technologie CMOS sur silicium, cette brique technologique est même la première. Tout d’abord, le substrat de silicium est intégralement recouvert d’un empilement de couches qui constituent le masque dur. Cet empilement permet de contrôler le profil de STI lors des étapes de gravures ultérieures.
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Table des matières
INTRODUCTION
Chapitre I – Evolution de l’isolation entre transistors et problématique
I.1. Evolution de l’isolation électrique entre transistors
I.1.1 Histoire de la microélectronique
I.1.2 L’isolation électrique entre transistors : du LOCOS aux STI
I.1.2. L’intégration technologique des tranchées d’isolation entre transistors
I.2 Le remplissage des tranchées d’isolation
I.2.1 Notions fondamentales du dépôt par CVD
I.2.1.1 Principes de base
I.2.1.2 Mécanismes de transport dans le réacteur
I.2.1.3 Réaction à la surface du substrat
I.2.2 Problématique du remplissage des STI
I.2.3 Evolution des procédés de remplissage des tranchées d’isolation
I.2.3.1 La technique de dépôt HDP-CVD
I.2.3.2 La technique de dépôt SACVD TEOS/O3
I.3 Le remplissage des tranchées d’isolation pour les nœuds technologiques avancés
I.3.1 Mise en évidence des limitations du remplissage par SACVD TEOS/O3
I.3.2 Les techniques pour faciliter le remplissage des STI avec la SACVD TEOS/O3
I.3.3 Les différentes alternatives possibles
I.3.3.1 Les techniques de dépôt par spin-coating et Flowable CVD
I.3.3.3 La stratégie de remplissage Liner – Etch-back – Gap-fill (L-E-G)
I.3.4 Les différents candidats pour l’étape de gravure de la stratégie L-E-G
I.4 Objectifs de l’étude
Chapitre II – Dispositif expérimental
II.1 Présentation de la plateforme industrielle dédiée à la stratégie L-E-G
II.1.1 Le réacteur de dépôt SACVD TEOS/O3
II.1.2 Le réacteur de gravure Siconi
II.2 Techniques de caractérisation
II.2.1 Les techniques de caractérisation des propriétés chimiques des films
II.2.1.1 La spectroscopie infrarouge à transformée de Fourier (FTIR)
II.2.1.2 La technique de spectroscopie (XPS)
II.2.2 Les techniques de caractérisation des propriétés physiques des films
II.2.2.1 L’ellipsométrie spectroscopique
II.2.2.2 Mesure de masse
II.2.2.3 Mesure du rayon de courbure
II.2.3 Les techniques de caractérisation morphologique et structurale
II.2.3.1 Microscopie électronique à balayage (MEB)
II.2.3.2 La technique de diffraction par rayon X (XRD)
II.2.3.3 Microscopie à force atomique (AFM)
II.2.3.4 Profilométrie optique
Chapitre III – Etude et intégration de l’oxyde SACVD TEOS/O3
III.1 Etudes de la cinétique et des propriétés physico-chimiques de l’oxyde déposé par SACVD TEOS/O3
III.1.1 Influence du débit de gaz réactif sur la cinétique de dépôt
III.1.1.1 Etude de l’influence du débit d’O3
III.1.1.2 Etude de l’influence du débit de TEOS
III.1.1.3 Bilan
III.1.2 Influence du débit de gaz réactif sur les propriétés physico-chimiques du film
III.1.2.1 Caractérisation des liaisons chimiques par FTIR
III.1.2.2 Caractérisation de la densité du film
III.1.2.3 Caractérisation de la contrainte du film
III.1.2.4 Bilan
III.1.3 Conclusions de l’étude
III.2 Etude du vieillissement de l’oxyde SACVD TEOS/O3
III.2.1 Etude du vieillissement de films déposés avec un débit de TEOS de 2000 mg.min-1 et d’O3 de 27000 cm3.min-1
III.2.1.1 Caractérisation de l’évolution des liaisons chimiques avec le temps de vieillissement
III.2.1.2 Caractérisation de l’évolution de la densité avec le temps de vieillissement
III.2.1.3 Analyse de l’évolution de la contrainte
III.2.1.4 Bilan
III.2.2 Evolution des propriétés des films en fonction des conditions de dépôt
III.2.2.1 Evolution de la densité en fonction des conditions de dépôt
III.2.2.2 Evolution de la contrainte en fonction des conditions de dépôt
III.2.2.3 Bilan
III.2.3 Conclusions de l’étude
III.3 Cinétique et propriétés physico-chimiques de films déposés sur oxyde thermique
III.3.1 Comparaison de la cinétique de dépôt
III.3.2 Comparaison des propriétés physico-chimiques du film
III.3.3 Conclusions de l’étude
III.4 Intégration des étapes de dépôt dans de la stratégie L-E-G
III.4.1 Influence des paramètres de dépôt sur la conformité du liner
III.4.2 Influence de la topographie sur l’épaisseur du liner
III.4.3 Effet du vieillissement du liner sur la gravure
III.4.4 La croissance de l’oxyde après gravure
III.4.5 Conclusions de l’étude
III.5 Conclusions générales
CONCLUSION
