Soutenance mémoire
Les transistors à effet de champ et leurs limites
Un peu d’histoire
L’électronique à base de semi-conducteurs est née à la suite de plusieurs événements fondateurs. Tout d’abord, la découverte de l’effet transistor au sein du Bell Labs (John Bardeen et Walter Brattain) qui a donné suite à la réalisation du premier transistor en silicium en 1954 et au concept de circuit intégré en 1958 par les équipes de Texas Instruments. Le développement industriel s’est ensuite accéléré sous l’impulsion notamment de ce qui est aujourd’hui connu comme la Loi de Moore [55, 74]. La densité de transistor ainsi que leurs performances double tous les 18 mois depuis les années 1960. Cette croissance du nombre de fonctions par puce est aussi accompagnée de la diminution du prix de fabrication du transistor de manière à garder un prix stable par produit.
Le transistor à effet de champ (Field Effect Transistor ou FET en anglais) est aujourd’hui la pierre angulaire de la microélectronique et ce composant devient omniprésent dans la vie courante. L’augmentation des capacités de calculs, de mémoire, d’affichage ont permis aux objets électroniques d’être adoptés par le plus grand nombre. Les efforts réalisés aujourd’hui sur la réduction de la puissance consommée ainsi que sur la transmission d’information sans fil permettent de généraliser les objets intelligents (smart en anglais) et/ou portables. Ces évolutions techniques ont été jalonnées par un effort commun de l’industrie et de la recherche. Un plan de route technologique international (International Technology Roadmap for Semiconductor ou ITRS) a ainsi été créé. Il décrit les progrès et les méthodes de fabrication nécessaires pour réaliser des composants toujours plus efficaces [1].
Le transistor MOSFET et l’architecture CMOS
Le transistor MOSFET (Metal-Oxyde-Semiconductor Field Effet Transistor) est le transistor utilisé aujourd’hui dans les applications micro-électroniques . Il permet de contrôler le passage d’un courant entre deux zones dites de source et de drain. Il comporte plusieurs éléments de base [103] :
— le canal semi-conducteur qui servira de zone de conduction,
— les zones de source et drain qui sont des « réservoirs de charge »,
— une grille métallique intercalée d’un isolant (l’oxyde de grille) qui permet de contrôler la conduction du courant.
Cette structure permet deux fonctions majeures : (i) l’amplification d’un signal par modulation de la tension de grille qui est la fonction d’origine des transistors à tube et qui permet par exemple d’amplifier un signal sonore analogique ; (ii) l’interruption (état 0) ou la conduction (état 1) du courant qui permet de réaliser des opérations de calculs en suivant les règles de l’algèbre de Boole.
Les limites du scaling
L’industrie de la micro-électronique se heurte à des limites physiques de plus en plus contraignantes au niveau des dimensions (la dimension de la grille notamment ne pourra pas être diminuée éternellement ), de la précision des procédés de fabrication, des matériaux et des phénomènes physiques [72, 102]. Les transistors sont aujourd’hui à l’échelle déca nanométrique : Intel commercialisera courant 2017 des transistors au nœud 10 nm et Global Foundries travaille activement sur la réalisation de transistors au nœud 7nm . Cette échelle extrême implique de dépasser de nombreuses barrières techniques, afin de rendre opérationnelles les puces composées de milliards de transistors. Les barrières techniques qui sont d’intérêt dans le cadre de cette thèse sont présentées dans ce qui suit.
Réduction de la tension de seuil
Le passage du courant entre les zones de source et de drain est endigué par une barrière énergétique qui découle de la nature semi-conductrice du transistor. La hauteur de cette barrière énergétique est contrôlée par la grille, ce qui permet de rendre le transistor passant ou non en fonction de la tension appliquée sur la grille. La réduction de longueur du canal rapproche physiquement les zones de source et drain. La transition de niveau énergétique entre la zone du canal et la zone du drain n’est pas abrupte mais progressive ce qui conduit à une réduction locale du niveau de la barrière à proximité du drain. Lorsque le canal devient très petit (≲100nm), cette perturbation n’est plus négligeable et a un effet notable sur le comportement du transistor. On peut ainsi voir la tension de seuil du transistor diminuer avec la réduction de la longueur de grille. De plus, celle-ci se dégrade lorsque la tension de fonctionnement est élevée. Ces phénomènes appelés DIBL et Vt roll-off sont très pénalisant pour les concepteurs, qui ont besoin d’avoir une tension de seuil fixe pour tous les composants d’une puce.
Des solutions technologiques
Ces phénomènes dégradent les performances des transistors et ne permettent pas de satisfaire aux demandes de l’ITRS. Il a donc fallu trouver des alternatives technologiques pour les contourner et/ou les compenser. Les principales solutions utilisées aujourd’hui sont présentées dans cette partie [60, 66].
Oxydes High-κ
Pour compenser les effets de DIBL et de fuite par effet tunnel dans la barrière, l’oxyde de grille a été changé pour un oxyde avec une constante diélectrique κ plus élevée (on parle d’oxyde high-κ) [18,57]. En effet, un diélectrique avec une constante plus importante donnera la même capacité électrique que le SiO2 mais avec une épaisseur physique plus grande. Cette épaisseur peut être suffisamment importante pour diminuer les fuites par effet tunnel à travers le diélectrique de grille.
La sélection d’un autre oxyde de grille que le SiO2 est complexe car elle doit répondre à plusieurs critères physiques : il doit avoir une grande bande interdite et il doit être suffisamment stable pour être utilisé durant le procédé de fabrication des transistors. Il doit également avoir une bonne interface avec le canal en silicium, sans quoi la mobilité des porteurs dans le canal et donc le courant à l’état ON seraient fortement réduit par les défauts à l’interface oxyde de grille/canal. Dans la pratique, c’est finalement l’oxyde d’hafnium (HfSiO(N) ou HfO(N)) qui s’est imposé pour remplacer l’oxyde de silicium [40].
Le transistor SOI
Les transistors étudiés durant cette thèse ont tous été fabriqués à partir de substrat dit SOI (pour Silicon On Insulator). Ces substrats sont fabriqués à l’aide de la technologie SmartCut qui permet de reporter une fine couche de silicium monocristallin de grande qualité sur un substrat de qualité moindre limitant ainsi d’une part les coûts de production, et d’autre part permettant une architecture avec un isolant qui sépare le substrat massif et le canal du transistor [14]. L’isolation du canal et du substrat offre de nombreux avantages en terme de contrôle électrostatique du transistor. Cela supprime notamment les effets de fuite par le substrat en silicium (punch-through) qui apparaissent pour les transistors avec une longueur de grille faible. D’autre part, cela permet d’avoir un contrôle électrostatique supplémentaire du canal. En effet, la structure SOI équivaut à une grille supplémentaire située sur la face arrière du canal . La technologie SOI permet également d’introduire de fortes déformations dans la couche active de silicium en transférant des contraintes à partir d’un substrat initial de SiGe relaxé [91].
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Table des matières
Introduction
1. Contexte général de la thèse et organisation du manuscrit
1.1. Les transistors à effet de champ et leurs limites
1.1.1. Un peu d’histoire
1.1.2. Le transistor MOSFET et l’architecture CMOS
1.2. Les limites du scaling
1.2.1. Réduction de la tension de seuil
1.2.2. Fuites par effet tunnel dans l’oxyde de grille
1.3. Des solutions technologiques
1.3.1. Oxydes High-κ
1.3.2. Le transistor SOI
1.3.3. « Booster » la mobilité
1.4. Organisation du manuscrit
2. Les dispositifs nanofils
2.1. Morphologie des transistors
2.2. Les différentes variantes étudiées
2.2.1. Les dispositifs fortement contraints
2.3. Caractéristiques électriques des structures triple-grille
3. La mobilité dans les transistors Tri-Gate
3.0.1. Rappels théoriques
3.1. Résultats et discussion des mesures de mobilité
3.1.1. Transistors NMOS
3.1.2. Transistors PMOS
3.2. Étude de la modélisation de la mobilité
3.2.1. Modèle de mobilité semi-analytique
3.2.2. Les transistors à canal court
3.2.3. Conclusion
4. L’effet piézorésistif dans les transistors TriGate
4.1. Rappel théorique : effet d’une contrainte sur le transport
4.1.1. Données expérimentales
4.2. Méthodes expérimentales
4.3. Résultats et discussions
4.3.1. Transistors NMOS
4.3.2. Transistors PMOS
4.4. Modèle semi-analytique des coefficients piézorésistifs pour des transistors TriGate
4.5. Étude du comportement piézorésistif pour les faibles longueurs de grille
4.5.1. Fonction Y
4.5.2. Méthode différentielle
4.5.3. Résultats expérimentaux
4.6. Effet piézorésistif en régime de saturation
5. Conclusions
