Etude et modélisation du transistor a effet de champ Mosfet

ETUDE ET MODELISATION DU TRANSISTOR A EFFET DE CHAMP MOSFET

Etude et modélisation du transistor à effet de champ MOSFET

Les notions du transistor MOS (Metal Oxide Semiconductor) ont été brevetés par Lilienfield et Heil en 1930.Cependant des difficultés technologiques ont retardé sa réalisation pratique dûs principalement aux problèmes d’interfaces Si/SiO2. Par conséquent, il n’apparaîtra sous sa forme actuelle qu’en 1955 grâce à Ross. Cela bien après la réalisation par Shockley en 1947 du premier transistor de type bipolaire, pourtant théoriquement bien plus compliqué. C’est en 1960 que Kahng et Attala ont exhibé le premier transistor MOS sur Silicium en utilisant une grille isolée dont le diélectrique de grille était en oxyde de silicium SiO2. Le silicium fut un choix très avisé car c’est l’élément le plus abondant de la croûte terrestre, après l’oxygène.

De plus son oxyde est non seulement un très bon isolant électrique mais il s’est aussi établi comme étant parfaitement adapté pour former des couches dites de passivation protégeant les circuits, accroissant remarquablement leur fiabilité. Les transistors MOSFET sur silicium, plus simples et moins onéreux que leurs rivaux les transistors bipolaires, ont connu leur envol dans les années 70-80 grâce à la technologie CMOS (Complementary MOS) inventée en 1968 qui consomme très peu d’énergie. Actuellement, le transistor MOSFET est la base de la conception des circuits intégrés VLSI et ULSI et a mené la technologie CMOS au rang incontesté de technologie dominante de l’industrie du semiconducteur. Au fil des années, la complexité des circuits intégrés a augmenté de façon continue, principalement grâce aux performances accrues des nouvelles générations de transistors MOSFET. La réduction incessante des dimensions des composants et par conséquent des circuits est le moteur de cette course à la performance.

La miniaturisation incessante des technologies CMOS répond à des impératifs de performances et de rentabilité, moteurs de l’industrie de la micro-électronique mondiale. Cette miniaturisation va de pair avec l’augmentation du nombre de transistors MOSFET par puce, phénomène bien connu, puisque Gordon Moore, co-fondateur de INTEL Corporation, avait prévu cette loi de croissance dès 1965, quatre ans seulement après la fabrication du premier circuit intégré planaire. On est proche aujourd’hui du milliard de transistors par puce, et la complexité des architectures sur silicium est telle, que la conception assistée par ordinateur, requiert une modélisation poussée du comportement électrique des dispositifs MOS.

La réduction des géométries des transistors s’accompagne du développement de nouveaux procédés de fabrication qui ne sont pas sans générer des effets parasites qui influencent le fonctionnement des composants. Ceci a pour conséquence d’accroître la complexité des modèles prédictifs, qui sont ainsi ajustés et optimisés à chaque nouvelle génération de procédés de fabrication. On peut citer les onze générations de modèle SPICE qui se succédèrent avant de laisser place aux modèles plus complexes BSIM (de Berkeley) et MM9 (développé par Philips). Ces modèles s’établissent à partir des propriétés électriques globales du composant, obtenues à l’aide de leurs caractéristiques I-V ajustées. Dans cette partie, nous allons décrire les équations de base d’une structure capacitive MOS, pour arriver à la modélisation du transistor. Les effets parasites les plus couramment rencontrés seront ensuite définis.

La réalisation d’un circuit intégré à technologie CMOS [Jér’06]

Le circuit intégré est l’association d’une puce et d’un boîtier de protection. La puce, coeur du circuit intégré, est composée de plusieurs millions de composants élémentaires (des résistances, des diodes, des condensateurs et surtout des transistors) qui sont intégrés sur le même substrat (souvent en silicium) et reliés entre eux de manière à constituer des fonctions logiques (inverseur, portes « et », « ou »….). L’association de ces différentes fonctions permet ainsi de réaliser des fonctions complexes de calculs. La fabrication d’un circuit intégré nécessite plusieurs centaines de traitements différents : dépôt de couches minces isolantes ou conductrices, gravure, attaque chimique, recuit thermique approprié, dopage par implantation d’atomes…

Lorsque l’ensemble des traitements est effectué, la tranche de silicium, qui regroupe une à plusieurs centaines de fois le même circuit intégré, est découpée en pastilles. Chaque pastille ou puce est ensuite montée dans un boîtier de protection en céramique ou en plastique, muni de pattes de connexion pour pouvoir l’intégrer sur une carte électronique. Une fois encapsulées, certaines puces fabriquées sont contrôlées individuellement et celles qui s’écartent des spécifications attendues sont rejetées. La fabrication d’un circuit intégré nécessite de nombreuses étapes qui peuvent être regroupées en deux catégories : les étapes technologiques qui concernent la réalisation des dispositifs actifs (étapes dit de «Front End») et celles qui concernent la réalisation des interconnexions entre ces dispositifs afin de réaliser la fonction logique voulue (étapes dit de «Back End»).

Le MOSFET double-grille les effets physiques, les propri étés électriques

La loi de Moore traduit de manière empirique mais réaliste l’évolution de la microélectronique. De nos jours, il devient malheureusement de plus en plus difficile de suivre cette loi. Les limitations technologiques représentant un réel frein à la croissance de cette industrie, l’entrée dans l’ère nanométrique nécessite non seulement de mobiliser des ressources intellectuelles importantes mais aussi des investissements financiers colossaux. De nombreuses solutions sont actuellement étudiées pour contourner les limitations technologiques liées à la réduction d’échelle du transistor MOS standard. Certaines de ces solutions incluent des modifications au sein des structures existantes, dans l’espoir de prolonger leur miniaturisation. Selon le rapport de l’ITRS (International Technology Roadmap for Semiconductors), le transistor MOS à double-grille appelé DGFET (Fig. II.1) est identifié comme l’un des candidats les plus prometteurs pour les futurs circuits intégrés à très grande densité d’intégration. Ceci est essentiellement dû à son aptitude intrinsèque à suivre la tendance continuelle de miniaturisation des dispositifs (grâce au contrôle du canal par les deux grilles).En parallèle et afin de satisfaire aux exigences du concepteur de circuits, il est nécessaire de développer des modèles compacts de ces technologies émergentes, précis, simples, efficaces en termes de temps de calcul, contenant un minimum de paramètres et enfin, prédictifs. Les travaux se positionnent depuis quelques années dans le cadre de la modélisation compacte du transistor MOS à grilles multiples.

Procédé de fabrication Wong et al. [Col‘05] sont les premiers à avoir réalisé un transistor double-grille planaire, avec des grilles supérieure et inférieure auto-alignées. Voici le résumé des différentes étapes de fabrication de ce transistor. Plusieurs couches sont successivement déposées sur le substrat de silicium: nitrure/oxyde/silicium amorphe (Si-a)/oxyde. La couche de silicium amorphe va permettre de définir une cavité vide (tunnel), dont la largeur correspondra à la largeur du canal (Wg) (Figure II.20.a). Une épaisseur importante de nitrure est ensuite déposée. Le masque suivant définit deux régions dont l’espacement correspond à la longueur de grille (Lg) du transistor. Une gravure ionique RIE (Reactive Ion Etching) du nitrure, de l’oxyde, et du silicium amorphe est effectuée, en utilisant l’oxyde comme couche d’arrêt (Figure II.20.b). Le silicium amorphe est gravé par KOH, définissant ainsi un tunnel vide entouré par de l’oxyde (LTO: Low Temperature Oxide) et de dimensions: Wg*Lg*tSi, où tSi est défini par l’épaisseur de la couche de a-Si préalablement déposée. Une ouverture latérale de l’oxyde est réalisée (Figure II.20.c).

Une épitaxie sélective permet de faire croître le silicium jusqu’à ce que l’ouverture et le tunnel soient complètement remplis (Figure II.20.d). L’excès de silicium épitaxié est enlevé par polissage mécanico-chimique (CMP), en utilisant la couche de nitrure comme couche d’arrêt (Figure II.20.e). Un espaceur est formé sur le dessus des nitrures. La source et le drain sont implantés en utilisant le nitrure comme masque d’implantation auto-aligné. Le nitrure est gravé par gravure chimique (H3PO4). L’oxyde qui entourait le silicium épitaxie (Figure II.20.f) est enlevé par gravure à l’acide fluorhydrique (HF). Le tunnel suspendu restant constitue le canal du transistor. L’oxyde de grille est formé (5 nm), suivi d’un dépôt conforme du matériau de grille (polysilicium) autour du «pont de silicium». Une siliciuration auto-alignée conclut le procédé de fabrication du transistor (Figure II.20.g). La Figure II.20.h représente une vue en trois dimensions du transistor double grille planaire.

Table des matières

REMMERCMENT
SOMMAIRE
LISTE DES TABLEAUX
LISTE DES FIGURES
LISTE DES CONSTANTES, SYMBOLES ET ABREVIATIONS
INTRODUCTION GENERALE
CHAPITRE I : ETUDE ET MODELISATION DU TRANSISTOR A EFFET DE CHAMP MOSFET
I.1.Introduction…
I.2. Principe de fonctionnent et modélisation des transistors MOSFET
I.2.1. La structure de MOSFET
I.2.2. Le fonctionnement des MOSFET en statique
I.2.2.1. Les régimes de fonctionnement MOSFET
I.3. La capacité MOS
I.3.1. Modélisation de la capacité MOS
I.3.1.1. Les équations de bases
I.3.1.2. La charge du semiconducteur QSC
I.3.1.3. La charge de la zone désertée QD.
I.3.1.4. La charge de la zone d’inversion Q n
I.4. Le transistor MOSFET
I.4.1. MOSFET à appauvrissement D-MOSFET
a)Structure du MOS à appauvrissement canal N
b) Structure du MOS à appauvrissement canal P
I.4.2 .MOSFET à enrichissement : E-MOSFET
a) Structure du MOS à enrichissement canal P
b) Structure du MOS à enrichissement canal N
I.5. Principe et régimes de fonctionnement
I.6. Modélisation du transistor MOS
I.6.1.Modélisation du courant de Drain
a )Tension de seuil
b ) Régime linéaire.
c ) Régime de saturation
d ) Transductance et conductance de drain en régime de saturation
I.7.Transistor réel
I.8.Le modèle petit signal
I.8.1. Approches quasi-statique et non quasi-statique
I.8.2. Schéma électrique équivalent du transistor MOSFET
a). Éléments intrinsèques
b). Éléments extrinsèques
I.8.3 . .Capacités de plot, résistances et inductances d’accès
I.9. La réalisation d’un circuit intégré à technologie CMOS
I.10. Les limites actuelles à la miniaturisation du transistor MOS bulk
I.10. 1 Contraintes pour les générations futures
a). Problèmes liés aux faibles épaisseurs d’oxyde
b). Les effets canaux courts
b.1).Le partage de charge de déplétion (CS)
b.2).L’abaissement de la barrière de potentiel induit par le drain (DIBL)
c) La déplétion de grille
d). Problèmes liés au dopage
I.11. Le Bruit dans les transistors MOSFET
I.11.1. Le bruit en 1/f ou bruit basse fréquence
I.11.1.1. Fluctuations du nombre de porteurs de charge
I.11.1.2. Fluctuation de la mobilité
I.11.2. Le bruit thermique
I .12. Conclusion
CHAPITRE II : LE MOSFET DOUBLE-GRILLE LES EFFETS PHYSIQUES, LES PROPRIETES ELECTRIQUES
II.1.Introduction
II.2 Etat de l’art
II.3. La technologie SOI
II.3.1 La technologie SOI à grille unique
II.3.2. Avantages de la technologie SOI par rapport au MOSFET bulk
II.3.2. 1. Diminution des effets parasites
II.3.2. 2.Amélioration du contrôle de la grille sur la charge de déplétion
II.3.2. 3.Amélioration de la pente sous le seuil
II.3.3. Inconvénient majeur de la technologie SOI
II.4. Les transistors à grilles multiples
a) Le transistor MOSFET double-grille DGFET
b) Le triple-grille
c) Le triple+-grille
d) Le quadruple-grille
II.4.1. Avantages des transistors à grilles multiples
II.4.2. Inconvenant des transistors à grilles multiples
II.5. La technologie MOSFET double-grille
a) Le transistor double-grille planaire
b) Le transistor double-grille quasi-planaire
c) Le transistor double-grille vertical
II.5.1. Le transistor MOS double-grille planaire
II.5.2. Le transistor MOS double-grille quasi-planaire : le FinFET
II.5.3.Le transistor MOS double-grille vertical
II.6. Transistor double-grille planaire
II.6.1 Introduction
II.6.2 Transistor double grille planaire.
II.6.2.1 Procédé de fabrication
II.7. Modes de fonctionnement du transistor MOS double-grille planaire
II.8. Propriétés électriques du MOSFET double grille
II.8.1. Définition de la tension de seuil
II.8.2. État bloqué
II.8.3. État passant
II.8.4. Contrôle des effets canaux courts
II.9. Modélisation analytique compacte du MOSFET double grille à canal long
II.10. Caractéristiques du modèle idéal de transistor MOS double-grille
II.11. Différents modèles compacts du MOSFET double-grille
II.11.1 Modèles en tension de seuil du MOSFET double-grille
II.11.1.1 Modèle de M. Reyboz/T. Poiroux
II.11.2 Modèles en potentiel de surface du MOSFET double-grille
II.11.2.1 Modèle de. A. Ortiz-Conde
II.11.2.2 Modèle de. Y. Taur
II.11.3 Modèles en charge du MOSFET double-grille
II.11.3.1 Modèle de J. He
II.11.3.2 Modèle de B. Iñíguez
II.11.4 Bilan et intérêt d’un nouveau modèle
II.12. Conclusion
CHAPITRE III: SIMULATION NUMERIQUE DU DG N-MOSFET
III.1. L’outil de simulation – Silvaco
III.2.Présentation du paquet des programmes SILVACO
III.2.1. Les outils de simulation ATLAS (de la société SILVACO)
III.2.2. Présentation d’Atlas
III.2.3.Logique de programmation
III.3. Modélisation 2D du transistor DG-nMOSFET
III.3.1.Simulation numérique du DG n-MOSFET et interprétations
III.4. Etude des effets de la variation des paramètres de la structure sur ses caractéristiques électriques..
III.4.1. Etude de l’effet de la Variation de l’épaisseur de l’oxyde sur IDS
III.4.2. Etude de l’effet de la Variation de la longueur de la grille sur le courant IDS
III.4.3. Etude de l’effet de la Variation de la largeur du canal tsi sur le courant IDS
III.4.4. Etude de l’effet de la Variation de la concentration NA sur le courant IDS
III.4.5. Etude de l’effet de la Variation de la concentration ND sur le courant IDS
III.4.6. Mise en évidence des courants de fuite Ion et Ioff de la structure
III.4.7. Mise en évidence des courants de fuite IDIBL de la structure
III.4.8. Simulation de la structure optimisée
III.4.9. Comparaison des performances du DFFET et du MOSFET simple grille
III. 5. Analyse du bruit de la structure
III.6. Conclusion
CONCLUSION GENERALE
BIBLIOGHRAPHIE
ANNEXE 1
ANNEXE 2
RESUME 3

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