Soutenance mémoire
Récepteurs Radio sans fil et enjeux technologiques
Le passage du 3G au 4G est une raison majeure pour repenser les architectures des terminaux sans fils. Destinés au grand public et adressant des standards de communications de voix, de données et de multimédia, ces terminaux contiennent de plus en plus de fonctionnalités et doivent forcément augmenter en taille et consommer plus à technologie identique. L’objectif est de pouvoir assurer toutes ces fonctionnalités tout en réduisant la taille et la consommation, deux contraintes critiques pour les terminaux sans fils. Dans cette perspective de réduction de la taille, de la consommation et du coût de fabrication des terminaux sans fils, la tendance est d’intégrer les fonctions radiofréquences, analogiques et bande de base sur la même puce en utilisant la même technologie de fabrication. L’objectif des fabricants de terminaux 4G est de trouver des solutions innovantes au niveau de l’architecture et de la conception pour atteindre les trois exigences précédentes. La technologie CMOS s’est imposée comme la technologie de fabrication des circuits numériques et des fonctions bande de base. D’autre part, le CMOS occupe une place non négligeable dans la réalisation de beaucoup de fonctions analogiques basse fréquence et concurrence depuis la moitié des années 90 en RF les technologies bipolaires [29 Abidi]. Ce n’est donc que depuis seulement une dizaine d’années que des récepteurs radio en CMOS pur voient le jour, permettant ainsi à des fabricants de semiconducteurs de produire des solutions de terminaux sans fils en SoC (système sur puce). Dans une perspective d’intégration des fonctions radiofréquences, analogiques et bande de base sur la même puce, le choix de la technologie CMOS est indispensable. Jusqu’à 2001, la grande majorité des fabricants de terminaux sans fils et des équipementiers radio offraient des solutions de récepteurs multipuces souvent en technologie BiCMOS [29 Abidi]. Pour la plupart, la partie RF était séparée de la partie analogique, elle-même séparée de la partie numérique. Historiquement, l’architecture de réception superhétérodyne a été souvent utilisée parce qu’elle offre les meilleures performances radio [30 Saidi]. Son inconvénient majeur est le nombre de composants externes utilisés et sa forte hétérogénéité technologique. Elle est caractérisée par la présence de deux ou trois composants externes ainsi que la coexistence d’au minimum deux technologies de fabrication différente. L’architecture superhétérodyne ne peut donc pas répondre aux contraintes de coût, de surface et de reconfigurabilité qui accompagnent les objectifs de conception des terminaux 4G. D’un autre côté, depuis la moitié des années 90, des réalisations de chaînes de réception basées sur l’architecture Zéro-IF ou ZIF voient le jour [29 Abidi]. La ZIF, qui consiste à transposer le signal RF directement en bande de base, offre plusieurs avantages au niveau technologique et en termes de complexité de conception. En effet, beaucoup moins de composants externes sont nécessaires (uniquement le filtre RF juste après l’antenne) et il est envisageable de fabriquer les fonctions RF et bande de base en utilisant la même technologie (Fig. 1.1). Elle est considérée plus homogène du point de vue technologique et permet de réaliser des récepteurs entièrement CMOS en intégrant toutes les fonctions sur la même puce. Cependant, plusieurs effets parasites sont créés principalement par le fonctionnement à la fréquence porteuse : une forte disparité apparaît entre les voies I et Q du récepteur ; un décalage en continu (offset DC) est dû aux fuites de l’oscillateur en entrée suivi d’un auto mélange. D’autres problèmes sont liés au fait que le canal utile est ramené autour de la fréquence zéro. Notamment le bruit basse fréquence (1/f) de la technologie CMOS dégrade ainsi directement le rapport signal sur bruit (SNR) dans la bande utile.
Evolution de la technologie CMOS
Le passage d’un nœud technologique CMOS au nœud suivant est basé sur la miniaturisation des dimensions. Cependant, cette dernière ne se réduit pas à la seule réduction de la longueur du canal du transistor [7 Iwai]. En effet, elle est souvent accompagnée de changements au niveau du procédé de fabrication du composant d’une part et d’apparition de nouveaux effets parasites d’autre part. Dans les applications numériques et analogiques échantillonnées (capacités commutées), le transistor MOS fonctionne en interrupteur. Dans ce mode, plusieurs caractéristiques sont indispensables au bon fonctionnement du composant : un courant de fuite à l’état « OFF » négligeable, une très faible résistance à l’état « ON » et un minimum de capacités parasites pour commuter des signaux de très haute fréquence. Or, même à l’état « OFF », en diminuant la longueur du canal d’un transistor MOS, la zone de charges d’espace (ZCE) du côté drain touche quasiment la source. Cela a lieu en surface au niveau du canal (qui n’existe plus) ainsi qu’en profondeur dans le substrat là où la grille ne peut plus contrôler correctement le potentiel. Par conséquent des courants de fuite entre la source et le drain se créent à travers la ZCE (Fig. 1.4). Les technologues CMOS connaissent bien ces phénomènes de fuite, ils les nomment « effets du canal court » ou en anglais « Short Channel Effects » (SCE).
Robustesse vis-à-vis de l’évolution de la technologie de fabrication
Toute technologie de fabrication est sensible à des effets parasites qui, au cours de son évolution, peuvent évoluer de manière différente. Par exemple, pour la technologie CMOS, les capacités parasites et le bruit thermique (NF) d’un transistor ont tendance à s’améliorer lors du passage d’un nœud au nœud suivant, alors que la linéarité (IP3) [41 Hassan], [42 Woerlee] et le gain intrinsèque (gm/gds) se dégradent [43 Garg]. De plus, comme il a été expliqué au paragraphe II.A., les fuites du transistor MOS à l’état « OFF » ainsi que la fuite de grille par effet tunnel ne font que s’amplifier dans les nœuds CMOS submicroniques [7 Iwai], [38 Taur] et [40 Thompson]. Tous ces effets parasites qui se manifestent à l’échelle du composant ont un impact sur les circuits et les systèmes. L’objectif principal de l’étude de portabilité consiste à quantifier cet impact aussi bien au niveau « circuit » qu’au niveau « système », pour estimer l’évolution des performances d’un système en fonction de l’évolution des effets parasites de la technologie de fabrication. Cette étude permettra alors de savoir le degré de robustesse et d’adaptation de la solution étudiée vis-à-vis de la technologie. D’autre part, certains effets parasites sont spécifiques à une architecture ou à une classe de circuits. Par exemple, les circuits à base de capacités commutées sont sensibles aux injections de charges [44 Sheu]. Dans ce cas, l’étude de portabilité doit intégrer l’impact de ces effets spécifiques, en plus des effets d’ordre général liés à la technologie de fabrication.
Applications analogiques du transistor MOS en régime linéaire
Dans le cadre de ce travail de thèse, nous sommes concernés par les applications analogiques échantillonnées où le transistor MOS fonctionne en régime linéaire comme interrupteur. C’est par exemple le cas de circuits comme l’échantillonneur bloqueur et les filtres à capacités commutées. L’une des caractéristiques les plus importantes du transistor dans ce genre d’applications, est la résistance à l’état « ON » qui définit, avec les capacités de charge, les temps d’établissements des tensions donc des échantillons. Deux points importants sont à indiquer à ce sujet : d’une part, Ron augmente avec la baisse des tensions d’alimentation et d’autre part elle dépend de l’amplitude du signal à échantillonner (VS) ce qui est source de non linéarité (Fig. 2.2). Une autre caractéristique importante, pour ce genre d’applications, est la dynamique du signal, autrement dit la plage des valeurs du signal dans laquelle l’interrupteur MOS fonctionne normalement. Dans cette plage, il faut assurer une tension [VGS-VT] positive à l’état « ON », ce qui conduit donc à une limitation de la dynamique due à la baisse de la tension d’alimentation. La linéarité, la résistance à l’état « ON » et la dynamique du signal sont donc les trois paramètres critiques liés à l’évolution continue des tensions d’alimentation. Plusieurs techniques ont été utilisées pour pallier à ces problèmes : l’utilisation d’interrupteurs à un seul transistor avec mode commun adapté, la fabrication de transistors MOS « low-VTH », la conception de «switched-opamp » et le « clock-voltage boosting ». Nous allons maintenant expliquer chacune de ces techniques pour montrer comment elles peuvent améliorer la performance dans le cas de tensions d’alimentation réduites.
Les techniques de réduction de l’erreur d’injection
L’injection de charges, comme nous venons de le voir, est un problème inhérent à toute structure analogique basée sur les interrupteurs MOS, i.e., filtres à capacités commutées, échantillonneur-bloqueur, convertisseurs analogique-numérique et autres circuits. Leur abondante utilisation en microélectronique a poussé les concepteurs à chercher des solutions qui permettent de minimiser l’injection de charges. Parmi les solutions les plus répandues, on trouve : les structures différentielles, les interrupteurs CMOS, l’échantillonnage en « bottomplate » et les transistors « dummies ». Dans les paragraphes suivants, nous développons ces solutions et nous montrons les inconvénients et les avantages respectifs de chacune.
Les structures différentielles Dans le paragraphe précédent nous avons vu que les circuits différentiels sont moins sensibles aux injections de charges (théoriquement et par simulations électriques). Ainsi, l’utilisation de structures différentielles est une technique de conception directe qui permet de réduire l’injection de charges et qui ne nécessite aucune complexité supplémentaire. Le seul point critique est la disparité entre les deux voies, inconvénient que le concepteur peut minimiser en prenant de bons choix d’implémentation sur le dessin de masques.
Les interrupteurs CMOS Les interrupteurs CMOS sont constitués de deux transistors N et PMOS montés en parallèle et dont les grilles sont commandées par des horloges complémentaires. L’utilisation de ce type d’interrupteur permet de réduire l’erreur d’injection. En effet, les charges injectées par le transistor NMOS sur la capacité d’échantillonnage CL du S&H sont récupérées par le transistor PMOS lors de la disparition de son canal d’inversion (formé par des trous). Bien évidemment, cela suppose un parfait appariement de taille entre les transistors.
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Table des matières
Chapitre 1 Introduction : récepteurs radio et portabilité technologique
I. Architectures de réception Radio
A. Contexte
1. De la 3ème à la 4ème génération de systèmes de communications sans fil
2. Récepteurs Radio sans fil et enjeux technologiques
B. Motivations et naissance de l’architecture échantillonnée
1. La radio logicielle
2. L’architecture échantillonnée
3. Objectif de la thèse
II. Technologie CMOS et portabilité
A. Evolution de la technologie CMOS
B. Définition de la portabilité
C. Motivations de l’étude de la portabilité
1. Robustesse vis-à-vis de l’évolution de la technologie de fabrication
2. Viabilité économique
Chapitre2 Portabilité en technologie CMOS et état de l’art
I. Identification des effets parasites liés à la portabilité CMOS
A. Réduction de la tension d’alimentation
1. Applications analogiques du transistor en régime de saturation
2. Applications analogiques du transistor en régime linéaire
B. Les effets du canal court ou SCE
1. La fuite par effet DIBL
2. La fuite par effet « Punch-Through »
3. La fuite à travers l’oxyde de grille par effet « Tunnel »
C. Le bruit
1. Le bruit thermique NTH
2. Le bruit 1/f
D. Les capacités parasites
E. La linéarité
F. La pollution numérique
G. Les effets spécifiques de la solution étudiée
II. Etat de l’art et comparaison
Chapitre 3 Architecture échantillonnée de réception radio
I. Principe de fonctionnement
A. Nouveau concept
B. Filtrage anti-repliement
C. Mélange
D. Filtrage de canal
E. Filtrage global et gain total
F. Reconfigurabilité
1. Reconfigurabilité des largeurs de canaux
2. Reconfigurabilité des bandes de fréquence
3. Reconfigurabilité des standards de communication
II. Points critiques de la solution
A. Capacités parasites
1. Capacité parasite de CS
2. Capacité parasite de CIIR
3. Capacité parasite de la partie RF
B. L’injection de charges
Chapitre 4 Impact des effets parasites sur l’architecture échantillonnée
I. Effet de l’injection de charges
A. Contexte
B. Définition de l’injection de charges
1. Echantillonnage d’un signal
2. Modélisation de l’injection de charges dans la littérature
3. L’injection de charges en mode différentiel
4. Les techniques de réduction de l’erreur d’injection
C. Modélisation du transistor
1. Construction du modèle
2. Validation du modèle et simulations électriques
D. Impact de l’injection de charges sur l’architecture échantillonnée
1. Le filtre de sélection de canal
2. Le filtre anti-repliement
3. Le gain global de la chaîne
4. La non-linéarité due à l’injection de charges
E. Evolution de l’injection de charges en fonction de la technologie
F. Conclusion
II. Effet des capacités parasites
A. Les objectifs
B. Les capacités parasites de l’architecture échantillonnée
C. Impact des capacités parasites sur l’architecture échantillonnée
1. Modélisation
2. Origine du problème
3. Calcul de la fonction de transfert globale en fonction des capacités parasites
D. Correction de l’effet des capacités parasites
1. Présentation de la solution
2. Calcul de la fonction de transfert corrigée
3. Simulations électriques
E. Evolution avec la technologie
F. Conclusion
III. Réduction des tensions d’alimentation
A. Contexte et importance de l’étude
B. Impact de la baisse de VDD sur les performances de l’architecture
C. Conclusion
IV. Effet de la fuite de grille
V. Conclusion générale
Chapitre 5 Conception / portage d’un récepteur échantillonné en 45nm
I. Introduction
II. Objectifs
A. Le Wi-Fi ou IEEE 802.11
B. Le « mobile WiMAX » ou IEEE 802.16e
III. Dimensionnement du récepteur et simulations « système »
A. Les spécifications de la norme
1. Le Wi-Fi
2. Le « mobile WiMAX »
B. Les spécifications de la chaîne de réception
1. Les spécifications globales et le convertisseur analogique-numérique
2. Le plan de fréquence et le filtrage
3. Le « front-end » RF
4. Le suiveur de tension
5. Le bilan
C. Simulations
1. Méthodologie des simulations « système »
2. « Corners » de fonctionnement
IV. Conception de la chaîne de réception
A. L’approche du portage
B. Le « front-end » RF
1. Le LNA
2. Le mélangeur
C. La partie analogique-basse-fréquence
1. Le filtre IIR
2. Le suiveur de tension
D. Le convertisseur analogique-numérique
E. La couronne des plots
1. La couronne
2. Le buffer numérique de sortie
F. La génération des signaux d’horloge
G. Les simulations d’intégration du circuit et bilan
V. Mesures
A. La carte de test et le banc de mesure
B. Le gain
1. Adaptation de l’impédance d’entrée
2. Mesure du gain global du récepteur
3. Politique de gain
C. Le bruit
D. Le filtre analogique de sélection de canal
1. La calibration de la capacité IIR
2. Mesure de la fonction de transfert et de la reconfigurabilité
E. Le filtre anti-repliement
F. La linéarité
G. Comparaison et bilan du portage
1. Bilan
2. Comparaison à l’état de l’art
VI. Conclusion
Chapitre 6 Conclusions et perspectives
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