Etude de la synchronisation et de la stabilité d’un réseau d’oscillateurs non linéaires

Distribuer une horloge à travers les extensions physiques d’un système synchrone numérique de telle sorte que la référence de temps pour toutes les communications internes et les fréquences de toutes les horloges distribuées soient rigoureusement les mêmes (alignement des horloges) est une contrainte difficile à assurer. Traditionnellement, cette tâche est accomplie par la distribution de la sortie d’un oscillateur central via un réseau en forme d’arbre ou grille, avec des répéteurs à des intervalles nécessaires [1,3]. Bien que simple dans son concept, cette méthode souffre entre autre d’une mauvaise fiabilité et d’une forte gigue temporelle. En effet, la conception d’un système de distribution de type arbre impose de sévères contraintes de fabrication dans la mesure où un changement de la position des récepteurs ou des dimensions peut provoquer un déséquilibre de l’arbre entier. Plusieurs stratégies visant à réduire les effets non désirées de l’inexactitude d’une horloge par compensation de la gigue temporelle (skew) [107] ont été proposées dans la littérature [6-7] mais peu d’entre elles ont suscité un intérêt suffisamment important pour une mise en œuvre pratique.

Dans les systèmes sur puces (SoCs) synchrones de grandes tailles, les systèmes de distribution d’horloge basés sur des réseaux composés d’oscillateurs synchronisés [1,3,8] représentent une approche alternative aux méthodes classiques de distribution d’horloge de type arbre ou grille [2,8,10]. Cette approche alternative, présentée en 1995 par Pratt et Nguyen évite le routage de l’horloge à travers de longues lignes d’interconnexion et maintient la simplicité de fonctionnement synchrone sans souffrir des inconvénients de la synchronisation centralisée. Dans de tels systèmes, un réseau d’oscillateurs couplés prend la place de la source d’horloge centralisée, fournissant des signaux d’horloge séparés mais synchronisés pour des parties physiquement distantes du système. Il s’agit d’une architecture de distribution active permettant d’ajuster en temps réel, les différences des délais d’une horloge à l’autre [13].

L’action qui permet à deux ou plusieurs événements de se réaliser simultanément avec une période identique, autrement dit, le sujet de la synchronisation [97, 104] et, plus largement, le sujet du consensus multi-agent a reçu un intérêt considérable durant ces dernières années. En 2007, Olfati-Saber, Fax et Murray ont fourni un cadre théorique pour l’analyse des algorithmes de consensus pour les systèmes multi-agents en réseau et ont discuté entre autre des liens avec les problèmes de consensus au sein des réseaux de systèmes dynamiques et des applications diverses incluant la synchronisation d’oscillateurs couplés [4]. De bons points d’initiation sur le sujet du consensus multiagent peuvent être trouvés dans [4-5], ceux sur le sujet de la synchronisation dans [14], principalement dédié à de nombreux phénomènes de synchronisation observés dans la nature, et dans [15-16, 86], plus spécifiquement consacré à la synchronisation dans des réseaux.

En pratique, pour effectuer la synchronisation des oscillateurs, un processus dynamique de correction d’erreurs de type PLL (boucle à verrouillage de phase) garantit l’alignement de la phase globale en utilisant les comparaisons locales de phase entre un oscillateur quelconque et l’oscillateur local voisin de sorte à traiter efficacement le problème de la distribution de la référence de temps et de la fréquence sur une large surface.

Toutefois, en raison du fait que la phase d’un oscillateur est une grandeur modulaire, une mise en œuvre naïve des horloges distribuées synchrones peut souffrir de « modelock », c’est à dire le verrouillage de la phase d’un oscillateur local dans un état d’équilibre stable mais indésirable, où tous les oscillateurs ne sont pas en phase [1]. Plusieurs travaux se sont essayés à la résolution de ce problème important dont ceux de Pratt et Nguyen [1] en vue de permettre au concepteur de garantir que les échelles de temps et de fréquence de toutes les horloges soient alignées après un temps fini. Ils préconisent l’utilisation de comparateurs de phase particuliers dont la caractéristique présente une pente négative au-delà d’une différence de phase de π 2/ . La fiabilité de cette approche ayant été démontrée par Pratt et Nguyen, une mise en œuvre utilisant 16 PLLs, donnée en Fig.0.1 a été proposée par Gutnik et Chandrakasan en 2000 [3]. Leur contribution majeure a été de réaliser des comparateurs de phase approchant la caractéristique indiquée dans [1], c’est-à dire dont le gain est négatif lorsque l’erreur de phase atteint un certain seuil (inférieur à π 2/ ), éliminant ainsi les modes stables indésirables. Le comparateur de phase en question fut réalisé à partir d’un arbitre numérique et de deux générateurs d’impulsion. La sortie du comparateur est un courant impulsionnel dont la valeur moyenne alimente un filtre analogique. Néanmoins, la PLL ainsi mise en œuvre n’a pas échappé aux inconvénients associés à l’utilisation de techniques analogiques. Cela est certainement la raison pour laquelle notre étude bibliographique n’a pas révélé une importante utilisation de ce circuit par les concepteurs de circuits numériques, l’approche n’étant pas compatible avec les techniques conventionnelles de traitement de flux numériques. En 2003, O’Mahony et al. ont proposé une autre étude pouvant se classer dans la même catégorie que l’étude précédente du fait que l’électronique utilisée était elle aussi analogique [32]. Cette étude traite d’un réseau d’oscillateurs couplés fonctionnant comme un milieu continu dans lequel se propagent des ondes stationnaires. Un autre inconvénient de cette architecture réside dans le fait que l’amplitude d’oscillation diffère d’un nœud à l’autre, c’est-à-dire qu’elle est plus grande au milieu de la puce et plus petite près des bords. Cette dernière considération suggère la nécessité de mettre en place des dispositifs spéciaux pour le redressement de l’amplitude.

Le projet HODISS

Le projet HODISS, financé par le programme ‘‘Architectures du Futur’’ (ARFU) de l’Agence Nationale de Recherche Française (ANR), adresse la problématique de la ynchronisation globale des systèmes complexes sur puce (System-on-Chip ou SoC, par exemple un multiprocesseur monolithique). Les incertitudes de fabrication, l’accroissement des temps de propagation, l’augmentation de la fréquence d’horloge et l’accroissement de la complexité des circuits issus des technologies VLSI modernes font que les concepteurs s’orientent vers des circuits constitués de multiples zones isochrones. C’est dans cet axe de recherche que le projet HODISS se situe et vise à poursuivre le travail présenté dans [1] et [3] afin de résoudre les difficultés majeures de cette approche qui sont les limitations induites par l’utilisation d’une électronique analogique. Il a pour but d’étudier et de concevoir un système de distribution d’horloge pour circuit numérique tout-synchrone basé sur un flux de conception entièrement numérique, afin d’être facilement intégrable, compatible avec les fonctions numériques des blocs du SoC et de bénéficier de l’immunité face au bruit dont bénéficient les composants numériques. Dans cette horlogerie distribuée, le couplage en phase de chaque oscillateur avec les zones isochrones voisines est assuré par des PLLs (PhaseLocked Loops), permettant ainsi la synchronisation de l’ensemble des oscillateurs. Ce projet a pour ambition un choix de l’architecture, une élaboration de son modèle mathématique, une analyse qualitative et quantitative de son comportement, une analyse de condition de stabilité [88] du fonctionnement synchrone et une conception du schéma électrique (netlist) du circuit prototype dans une technologie CMOS [87] avancée. Le projet vise aussi une réduction de la surface occupée par le système tout en utilisant une technique permettant de réduire la puissance dissipée par l’horlogerie du circuit [9]. Les partenaires du projet sont le LIP6, le département SSE (Signaux et Systèmes Électroniques) de Supélec et le DCIS (Département Conception et Intégration dans les Systèmes) du CEA-LETI .

Table des matières

INTRODUCTION GÉNÉRALE
0.1. Contexte
0.2. Le projet HODISS
0.3. Objectif et organisation de la thèse
PARTIE I : LA BOUCLE A VERROUILLAGE DE PHASE
Chapitre 1 : La boucle à verrouillage de phase analogique
1.1. Introduction
1.2. Définitions
1.3. Modélisation du comparateur
1.4. Filtre passe bas et VCO
1.5. Équation différentielle du système
1.6. Dynamique normalisée
1.7. Étude des trajectoires dans le plan de phase et paramétrage du système
1.7.1. Positions d’équilibre
1.7.2. Analyse des portraits de phase
1.8. Conclusion
Chapitre 2 : La boucle à verrouillage de phase digitale
2.1. Introduction
2.2. Classification des ADPLLs
2.2.1. L’ADPLL avec un comparateur XOR
2.2.2. Les ADPLLs avec comparateurs à bascules
2.2.2.1. Principe
2.2.2.2. Exemple de conception d’une ADPLL, modèle Simulink
2.3. L’ADPLL auto-échantillonnée (SS-ADPLL)
2.3.1. Le DPD mis en œuvre dans le projet HODISS
2.3.1.1. Le détecteur bang-bang (BB-DPD)
2.3.1.2. Fonctionnement du TDC
2.3.2. Le filtre proportionnel-intégral (PI)
2.3.3. L’oscillateur à commande digitale (DCO)
2.3.4. Description d’un nœud sans auto-échantillonnage
2.3.5. Modélisation de la SS-ADPLL et effet self-sampling
2.3.5.1. Les SS-ADPLLs passéistes
2.3.5.1.1. Les SS-ADPLLs passéistes de type A
2.3.5.1.2. Les SS-ADPLLs passéistes de type B
2.3.5.2. La SS-ADPLL nihiliste
2.4. Conclusion
Chapitre 3 : Étude de la stabilité au sens de Lyapunov
3.1. Introduction
3.2. Stabilité des systèmes discrets linéaires par morceaux
3.2.1. Stabilité quadratique
3.2.2. Stabilité quadratique par morceaux
3.2.3. Application aux SS-ADPLLs
3.2.3.1. Stabilité d’un nœud de SS-ADPLL passéiste de type A
3.2.3.2. Stabilité d’un nœud de SS-ADPLL passéiste de type B
3.3. Conclusion
PARTIE II : LES RÉSEAUX DE BOUCLES A VERROUILLAGE DE PHASE DIGITALES
Chapitre 4 : Synchronisation des réseaux cartésiens de SS-ADPLLs
4.1. Introduction
4.2. Stabilité des réseaux cartésiens autonomes de SS-ADPLLs
4.2.1. Réseaux de 2 SS-ADPLLs
4.2.1.1. Réseaux de 2 SS-ADPLLs passéistes de type A
4.2.1.2. Réseaux de 2 SS-ADPLLs passéistes de type B
4.2.1.3. Réseaux de 2 SS-ADPLLs nihilistes de type A
4.2.1.4. Réseaux de 2 SS-ADPLLs nihilistes de type B
4.2.2. Réseaux passéistes de tailles quelconques
4.2.2.1. Définition du cadre
4.2.2.2. Discussion
4.2.3. Illustrations et résultats
4.2.3.1. Équations maîtresses des SS-ADPLLs passéistes de type A et B
4.2.3.2. Équations maîtresses générales
4.2.3.3. Domaines de stabilité de réseaux de SS-ADPLLs passéistes de type A et B
4.2.3.4. Comportements en régimes transitoires de réseaux de SS-ADPLLs passéistes de type A et B
4.2.4. Réseaux nihilistes de tailles quelconques
4.2.4.1. Équations maîtresses des SS-ADPLLs nihilistes de type A et B
4.2.4.2. Domaines de stabilité des réseaux de SS-ADPLLs nihilistes de type A et B
4.3. Les systèmes moyens comme outils d’optimisation
4.4. Sensibilité au bruit de quantification
4.5. Réseaux cartésiens avec référence
4.6. Conclusion
Chapitre 5 : Validation des résultats théoriques
CONCLUSION GÉNÉRALE 

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