Effets des radiations sur les circuits électroniques : les événements singuliers

Effets des évènements singuliers sur toutes les ressources des FPGA à base de SRAM (routage, logique et IOB)

Cette thèse s’intéresse aux évènements singuliers qui ont des effets non destructifs. Plus particulièrement les SEU (Single Event Upset) et les MBU (Multiple Bit Upset). Les SEU et les MBU constituent le genre de pannes qui arrivent le plus souvent dans les FPGA à base de SRAM (Foucard, 2010), le type de circuits cibles de notre recherche. Dans (Iturbe et al., 2009), les auteurs présentent une nouvelle stratégie de gestion de pannes qui augmente l’efficacité des techniques de mitigation à redondance triple (TMR) pour qu’elles soient capables de diminuer, à la fois, l’occurrence des SEU, MBU et SHE (Single Hardware Error) à l’intérieur des FPGA de type Virtex-4 de Xilinx. Cette stratégie combine deux techniques, à savoir la relecture des trames du FPGA (Frame Read back) basée sur les codes de correction d’erreur (ECC) et la reconfiguration continue (Scrubbing) du FPGA. La reconfiguration continue est effectuée avec l’outil SEU Controller et c’est un point en commun entre cette recherche et nos travaux. La figure 2.1 présente l’organigramme de cette stratégie.

Injection de pannes par émulation

Afin de reproduire les différents mécanismes de délai au moyen d’inversion de bits de configuration, des injections de pannes par émulation ont été effectuées en utilisant le montage de la figure 3.1 (Tazi et al., 2014). L’injection est faite à l’aide du module SEU Controller. Ce montage contient une carte FPGA commerciale (Digilent Genesys (Digilent, Feb. 2012) basée sur un Virtex-5 de Xilinx XC5VLX50T), un analyseur de spectre (Anritsu Spectrum Master MS2721A) et un ordinateur. La carte FPGA est utilisée pour implémenter un simple oscillateur en boucle (RO) directement à l’intérieur des IOB. La boucle du RO est fermée de l’extérieur et connectée à l’analyseur de spectre qui mesure la fréquence des oscillations du RO. L’ordinateur est utilisé pour charger la configuration et communiquer avec le SEU Controller qui est aussi implémenté à l’intérieur du FPGA. Le design complet (RO + SEU Controller), qui est codé en VHDL, est implémenté avec le flot de design régulier de Xilinx en utilisant l’environnement ISE. Une fois la configuration obtenue, la commande BitGen de Xilinx (Chapman, 2010c) est utilisée (avec l’option BitGEN –g EssentialBits :Yes) pour générer la liste des bits potentiellement critiques qui sont sauvegardés dans le fichier EBD. SEU Controller est ensuite mis à profit pour émuler les SEU en utilisant le fichier EBD qui contient 186 bits pour notre cas de figure (design de la figure 3.1). Nos premières investigations ont montré que 90.3 % de ces bits de configuration appartiennent aux IOB tandis que seulement 9.7 % de ces bits correspondent au routage car le RO est implémenté directement dans les IOB.

Ces investigations sont basées sur notre propre cartographie du Virtex-5, à partir de laquelle la relation entre les adresses des bits de configuration qui figurent dans le fichier EBD et le type de ressources contrôlées par ces bits a pu être établie. Plusieurs documents (Chapman, 2010c), (UG191, 2011) et fichiers générés par le flot de design de Xilinx (fichier EBC et fichier d’allocation logique) nous ont aidé à générer cette cartographie.0

Expériences d’irradiation

Dans cette section, les expériences d’irradiation utilisant les protons sont présentées, afin de valider les résultats d’émulation obtenus dans la section précédente. La figure 3.2 présente le premier montage expérimental utilisé au laboratoire TRIUMF pour réaliser ces expériences. Ce montage est similaire à celui utilisé dans nos expériences précédentes faites à TRIUMF (Thibeault et al., 2012). Il comprend la même carte FPGA (Digilent Genesys, utilisée aussi pour l’émulation), une petite carte contenant le circuit 74AC04 (des inverseurs qui fonctionnent à Vcc = 1.2 V), le même analyseur de spectre utilisé pour l’émulation et un ordinateur pour réaliser les tâches de chargement et lecture de la configuration. L’analyseur de spectre et l’ordinateur sont connectés tous les deux à un ordinateur central sur lequel roule une interface Labview.

Cette interface est basée sur le pilote MS2721A VISA de National Instruments, qui permet de contrôler à distance l’analyseur de spectre et d’enregistrer les résultats. Le Virtex-5 est utilisé pour implémenter deux RO (RO1 et RO2) qui roulent à peu près à la même fréquence (F1 et F2, avec F2 > F1). Ces RO sont implémentés en utilisant les primitives internes des IOB (IOBUF) comme présenté à la figure 3.2. Le premier RO occupe 179 IOB tandis que le deuxième utilise 160 IOB (certains IOB sont configurés comme étant des inverseurs pour assurer la fonction d’oscillation). Globalement, les deux RO occupent 71% des 480 IOB disponibles. Ce circuit (2 RO) est utilisé pour augmenter la probabilité d’observer des inversions de bit de configuration à l’intérieur des IOB.

Premiers résultats d’irradiation

Le montage expérimental décrit dans la section précédente nous a permis de réaliser 3 séries d’expériences pour mesurer les ODC. Chaque série contient 10 expériences qui ont été effectuées à des niveaux d’énergie différents pour le faisceau de protons : 63, 50 et 35 MeV. Chaque expérience a été arrêtée quand l’un des deux RO a cessé de fonctionner (BRO), sachant que les deux RO ont été exposés aux radiations. Un ODC produit une variation sur la différence de fréquence (F2 – F1) qui peut être positive ou négative. La différence de fréquence augmente par exemple quand F1 diminue et elle diminue quand F2 diminue. La figure 3.3 montre un des graphes obtenus suite à une expérience d’irradiation. Ce graphe présente la mesure de la différence de fréquences (F2 – F1) en fonction du temps, mesurée avec l’analyseur de spectre. Au début de l’expérience (t = 0), la différence de fréquences est égale à 91.8 kHz pour atteindre 94.5 kHz à 38 sec ce qui correspond à un ODC égal à 3.9 ns.

La valeur de l’ODC est calculée selon la même expression utilisée pour l’expérience d’émulation (voir section 3.2). Comme mentionné plus tôt, seule la différence de fréquences (F2 – F1) est mesurée et donc il n’est pas possible de savoir si cette différence est due à une augmentation ou une diminution au niveau de l’une des fréquences des deux RO et quel RO est réellement impliqué. Notons cependant que durant les expériences d’émulation par injection, il a été possible d’identifier quel RO était affecté à l’aide de certaines mesures additionnelles. Les premières analyses des résultats d’irradiation nous ont permis d’identifier 77 ODC, dont l’amplitude varie entre 63 ps et 6.2 ns, avec une moyenne égale à 515 ps. Si on compare le nombre d’ODC (77) à celui de BRO (30) obtenus durant les 30 expériences, on arrive à un rapport égal à 2.6, ce qui montre clairement que ce sont les ODC qui se produisent le plus souvent dans les IOB des FPGA cibles.

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Table des matières

INTRODUCTION
CHAPITRE 1 NOTIONS DE BASE
1.1 Environnement radiatif naturel
1.1.1 Environnement radiatif spatial
1.1.2 Environnement radiatif atmosphérique
1.2 Effets des radiations sur les circuits électroniques : les événements singuliers
1.2.1 Événements singuliers
1.3 Architecture des FPGA à base de SRAM
1.3.1 FPGA à base de mémoire SRAM (Static Random Access Memory)
1.3.2 FPGA à base de mémoire Flash
1.3.3 FPGA à base d’anti-fusibles
1.3.4 Architecture détaillée des FPGA à base de SRAM de la famille Virtex-5
1.4 Techniques d’injection de pannes
1.5 Techniques de mitigation
1.5.1 Triplication Modulaire (Triple Modular Redundancy TMR)
1.5.2 Reconfiguration “Scrubbing”
1.6 Conclusion
CHAPITRE 2 REVUE DE LITTÉRATURE
2.1 Effets des évènements singuliers sur toutes les ressources des FPGA à base de SRAM (routage, logique et IOB)
2.2 Effets des évènements singuliers sur les blocs d’entrée/sortie (IOB) des FPGA à base de SRAM
2.3 Conclusion
CHAPITRE 3 GÉNÉRATION DES PANNES DE DÉLAIS DANS LES BLOCS D’ENTRÉE/SORTIE DES FPGA À BASE DE SRAM
3.1 Injection de pannes par émulation
3.2 Résultats d’émulation
3.3 Expériences d’irradiation
3.4 Premiers résultats d’irradiation
3.5 Comparaison des résultats d’irradiation avec les résultats d’émulation
3.6 Distribution des ODC sur les IOB
3.7 Portabilité de notre méthodologie de détection de délai
3.8 Conclusion
CHAPITRE 4 MODÈLE DE PANNES DE DÉLAIS
4.1 Modèles analytiques
4.1.1 Modèle logique d’un oscillateur en boucle et quelques définitions
4.1.2 Modèle RC d’un inverseur CMOS
4.1.3 Modèle RC de l’oscillateur en boucle et modèles de pannes de délai
4.2 Simulations HSPICE
4.3 Expériences d’émulation
4.4 Conclusion
CHAPITRE 5 OBSERVATIONS SUR L’IMPACT DES RADIATIONS SUR LA ROBUSTESSE DE QUELQUES TECHNIQUES DE MITIGATION À L’INTÉRIEUR DES BLOCS D’ENTRÉE/SORTIE DES FPGA À BASE DE SRAM
5.1 Distribution des délais
5.2 Observations sur la robustesse des TMR face aux radiations dans les IOB des FPGA à base de SRAM
5.3 Effet mémoire
5.4 Conclusion
CONCLUSION
RECOMMANDATIONS
ANNEXE I INTERFACE D’INJECTION DE PANNES
ANNEXE II PREMIÈRE LISTE DE BITS DE CONFIGURATION
ANNEXE III DEUXIÈME LISTE DE BITS DE CONFIGURATION
LISTE DE RÉFÉRENCES BIBLIOGRAPHIQUES