Dispositifs MOS haute tension pour des applications RF de puissance

Dispositifs MOS haute tension pour des applications RF de puissance 

Les composants de puissance au silicium sont les dispositifs actifs du contrôle et de la conversion de l’énergie électrique. Ils se différencient des autres composants dits « de signal » par la nécessité de supporter des tensions élevées et de conduire des courants importants, leurs contraintes d’utilisation ou de montage sont spécifiques vis-à-vis des aspects thermiques, mécanique, connectique et d’encapsulation.

Aujourd’hui, les applications haute tension se développent fortement et deviennent un enjeu important pour les consommateurs. Ainsi, l’industrie du semi-conducteur doit répondre à la demande de produits conçus avec un nombre croissant de fonctions, toujours plus complexes, mais accessibles au consommateur moyen. La solution de rassembler plusieurs systèmes dans une seule puce vient répondre à ces attentes de consommation, de volume et de coût. La disponibilité de technologies silicium CMOS performantes permet à présent d’envisager un développement complet sur une même puce.

L’évolution des différents dispositifs de puissance et leurs domaines d’applications selon la puissance et la fréquence ; on peut les classer en trois catégories [Nak08]:
• Les dispositifs fonctionnant à une puissance élevée : ce sont des composants bipolaires comme le thyristor GTO (Gate Turn-off Thyristor).
• Les dispositifs fonctionnant à une fréquence élevée : ce sont des composants unipolaires comme les transistors MOS.
• Les dispositifs fonctionnant à des fréquences médianes : ce sont des composants mixtes, tels que l’IGBT (Insulated Gate Bipolar Transistor).

Spécifité des transistors haute tension

L’une des différences fondamentales entre la structure du transistor MOS classique et celle du transistor MOS de puissance réside dans la configuration du drain. Dans le premier cas, il s’agit d’une zone fortement dopée tandis que, dans le deuxième, on trouve une double couche N-N+ . Le rôle de la région N- est d’augmenter la tenue en tension et d’éviter les mécanismes de perçage [Mer79]. Cette zone N- est appelé zone de drift ; elle est une des caractéristiques principales des transistors haute tension, dont dépend la tenue en tension selon son architecture, son dopage et son épaisseur [Civ09].

Transistor MOS haute tension à l’état passant 

A l’état passant, les transistors MOS haute tension sont utilisés pour des basses ou moyennes tensions de claquage, afin d’avoir une faible chute de tension à l’état passant et une commutation rapide. Cela minimise les pertes de puissance en commutation. Les paramètres principaux qui permettent de caractériser le transistor sont la résistance statique drain-source à l’état passant (Ron), les valeurs du courant de saturation et du courant de fuite (respectivement Isat et Ioff), la tension de claquage BV et la tension de seuil Vth.

Résistance à l’état passant (Ron)

La résistance à l’état passant est un des paramètres spécifiques des composants de puissance car de sa valeur dépendent en particulier les pertes en conduction. Elle est définie comme étant la résistance totale qui apparait entre la source et le drain lorsque le transistor conduit en régime linéaire (ou ohmique) .

Cette résistance peut être décomposée en trois résistances principales : la résistance Rch du canal d’inversion, la résistance d’accès au drain Ra et la résistance de drift Rd qui représente le volume de drain épitaxié. Les résistances Rch et Ra dépendent surtout de la tension de grille tandis que la résistance de la zone de drift Rd peut devenir linéairement dépendante de la tension de drain (à fort Vds). De plus, les résistances qui ont le plus de poids dans la contribution à la résistance à l’état passant sont les résistances de drift et de canal. Pour des tensions de claquage élevées, la résistance de drift domine toutes les autres composantes et est difficile à diminuer sans dégrader la tenue en tension du composant.

Courant de fuite Ioff 

C’est le courant qui apparait entre la grille et le drain dans le cas où l’isolant, qui est entre la grille et le drain, n’est pas idéal. Si ce courant Ioff est très important, il augmente la consommation du transistor. Les fuites de jonction peuvent dégrader les performances, en particulier le courant Ioff. Ce courant de fuite est dû :
– à faible champ, aux fuites de jonction en inverse, liées à la génération de porteurs en zones de déplétion (effet Shockley-Reed-Hall ou SRH).
– en cas de forte polarisation, au courant tunnel assisté par défauts ou au courant tunnel direct .

Transistor MOS haute tension à l’état bloqué

La tenue d’une tension élevée à l’état bloqué est une des caractéristiques importantes du transistor haut tension. Le transistor est à l’état bloqué quand sa tension Vgs est inférieure à la tension de seuil Vth. Cet état de fonctionnement du transistor est accompagné par certains phénomènes physiques tels que :

Tension de claquage [Ross97]

Le mécanisme physique responsable du claquage est l’effet d’avalanche [Ross97]. La tension de claquage dépend du dopage et de l’épaisseur de la zone de drift. En effet, pour bloquer des tensions très élevées, la zone de drift doit être faiblement dopée et suffisamment large pour permettre à la zone de charge d’espace de s’étendre. Par conséquent, cette zone large et faiblement dopée devient, à l’état passant, une résistance très grande. Il existe donc un compromis entre la résistance à l’état passant et la tension de claquage. Pour déterminer la tension de claquage drain-source, on considère le transistor à l’état bloqué, c’est-à-dire que le courant de drain est théoriquement nul. Le transistor MOS est alors considéré comme une diode P-N–N+ en régime bloqué. Le claquage a lieu normalement là où le rayon de courbure de la jonction est minimal dans le cas de structures planaires (typiquement MOS standard ou LDMOS).

Architecture du transistor MOS haute tension 

La conception des dispositifs de puissance est l’objet de plusieurs compromis. Afin depouvoir atteindre des niveaux de puissance élevés, il faut trouver le bon compromis entre la résistance à l’état passant et la tenue en tension du transistor, d’une part, et d’autre part il faut pouvoir gérer aussi le compromis entre la puissance et la fréquence. C’est pourquoi il y a une diversité d’architectures de transistors haute tension, afin d’améliorer leurs caractéristiques et répondre à plusieurs critères liés à leurs applications. Dans cette partie, nous décrirons les principales topologies de transistors haute tension et nous en déduirons leurs champs d’applications.

Table des matières

INTRODUCTION
1. Introduction générale
2. Objectif de la thèse
3. Organisation de la thèse
CHAPITRE 1 LES TRANSISTORS MOS HAUTE TENSION
1.1 Introduction
1.2 L’histoire du transistor
1.3 Présentation du transistor MOS et de son comportement physique
1.3.1 Structure du MOS
1.3.2 Principe de fonctionnement
1.4 Dispositifs MOS haute tension pour des applications RF de puissance
1.4.1 Spécifité des transistors haute tension
1.4.2 Transistor MOS haute tension à l’état passant
1.4.2.1 Résistance à l’état passant (Ron)
1.4.2.2 Tension de seuil Vth
1.4.2.3 Courant de saturation Ids
1.4.2.4 Courant de fuite Ioff
1.4.3 Transistor MOS haute tension à l’état bloqué
1.4.3.1 Tension de claquage
1.4.4 Architecture du transistor MOS haute tension
1.4.4.1 DMOS
1.4.4.2 Drift-MOSFET
1.4.4.3 MOS à extension de drain
1.4.4.4 UMOS et VMOS
1.5 Circuits intégrés de puissance et gestion d’énergie à STMicroelectronics
1.5.1 NLDMOS sur bulk et sur SOI
1.5.2 MOS à extension de drain DEMOS
1.5.3 Applications et utilisations des transistors haute tension
1.5.3.1 Interrupteur haute tension
1.5.3.2 Smart power
1.6 Conclusion du chapitre
CHAPITRE 2 MODELISATION DE L’AUTO ECHAUFFEMENT DANS LES TRANSISTORS MOS HAUTE TENSION
2.1 Introduction
2.2 Histoire de l’auto-échauffement
2.3 Caractérisation et modélisation de l’auto-échauffement
2.3.1 Extraction de Rth avec la méthode de la résistance de grille
2.3.2 Extraction de la résistance thermique et de la température
2.3.2.1 Définition de nouvelles structures
2.3.3 Impact de la connection Dispositif-Plot (routage) sur Rth
2.3.3.1 Impact du routage
2.3.3.2 Correction des mesures
2.3.4 Impact de la température sur la résistance thermique
2.4 Etude du comportement thermique d’un NLDMOS basée sur la mesure
2.4.1 Comportement thermique intrinsèque du NLDMOS
2.4.1.1 Mesures et résultats
2.4.1.2 Interprétation
2.4.1.3 Modélisation
2.4.2 Couplage thermique
2.4.2.1 Définition
2.4.2.2 Mesures et résultats
2.4.2.3 Interprétation
2.4.2.4 Définition et extraction des coefficients de couplage
2.4.2.5 Nouvelle méthode d’extraction des coefficients de couplage
2.4.2.6 Modélisation des coefficients de couplage
2.4.3 Reproduction du profil thermique
2.4.4 Macro-modélisation et implémentation dans le simulateur
2.4.4.1 Principe d’implémentation
2.4.4.2 Validation du modèle en régime linéaire saturé
2.4.4.3 Application du modèle pour les cellules de puissance
2.4.5 Conclusion
2.5 Etude du comportement thermique d’un NLDMOS basée sur la simulation
2.5.1 Principe du réseau thermique distribué
2.5.1.1 Génération et diffusion de la chaleur
2.5.1.2 Loi fondamentale de propagation de la chaleur
2.5.2 L’outil GenSHE
2.5.2.1 Présentation de l’outil
2.5.2.2 Amélioration de l’outil
2.5.3 Robustesse de la simulation vis-à-vis des paramètres de l’outil
2.5.3.1 Impact du maillage
2.5.3.2 Impact des paramètres géométriques et technologiques du NLDMOS
2.5.4 Etude des lois d’echelles de la résistance thermique
2.5.4.1 Comportement intrinsèque
2.5.4.2 Couplage thermique
2.5.4.3 Extraction de la résistance thermique totale
2.5.4.4 Comparaison des simulations GenSHE avec les mesures
2.6 Conclusion
2.7 Conclusion du chapitre
CHAPITRE 3 CONTRIBUTION A LA MODELISATION DES PARASITES RF DANS LES TRANSISTORS MOS HAUTE TENSION
3.1 Introduction
3.2 Etude de la modélisation RF du MOSFET
3.2.1 Importance de la modélisation des parasites RF
3.2.2 Modèle petit signal : Intrinsèque/Extrinsèque
3.2.2.1 Schéma équivalent intrinsèque
3.2.2.2 Eléments extrinsèques
3.2.3 Détermination des éléments parasites du modèle du transistor MOS
3.2.3.1 Mesure des paramètres S
3.2.3.2 Le ‘‘de’embedding’’ ou épluchage
3.2.3.3 Procédure d’extraction
3.2.3.4 Détermination des éléments parasites extrinsèques du modèle du transistor MOS
3.2.3.5 Modélisation des capacités dans le cas du MOS standard
3.3 Modélisation RF dans le MOS HV
3.3.1 Objectif de l’étude
3.3.2 Modélisation utilisée dans le macro-modèle de réference
3.3.2.1 Macro modèle du LDMOS utilisé
3.3.3 Méthodologie d’extraction
3.3.3.1 Correction
3.3.3.2 Extraction
3.3.3.3 Validation
3.4 Application de la méthode d’extraction
3.4.1 Validation en régime AC
3.4.2 Validation en régime grand signal
3.5 Conclusion du chapitre
CONCLUSION

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