Conversion analogique/numérique pour les imageurs 

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Architectures de convertisseurs

Dans cette partie, plusieurs types d’architecture comme l’ADC simple rampe, l’ADC cyclique, l’ADC SAR et l’ADC §¢ sont expliqués ainsi que leur évolutions.

Convertisseur à intégration

Convertisseur simple rampe

L’un des ADCs les plus simples à comprendre et à réaliser est l’ADC simple rampe (abrégé en SS, pour « Single Slope »). Le schéma d’un ADC simple rampe estmontré sur la figure 3.5. Le circuit est composé d’un intégrateur, d’un comparateur et d’un compteur.
Au début de la conversion, la tension du signal d’entrée est stocké dans la capacité. Cette capacité va ensuite se décharger à travers une source de courant. La tension va donc décroître linéairement. Pendant ce temps, le compteur va venir compter le nombre de cycles d’horloge nécessaire pour que la rampe croise la valeur de référence du système, entraînant le blocage du compteur et la fin de la conversion.

Convertisseur double rampe

Une architecture plus aboutie et répandue du convertisseur simple rampe est le convertisseur double rampe. Cette conversion se réalise en deux intégrations successives. Une première intégration consiste à charger linéairement la capacité C tout en incrémentant un compteur jusqu’à 2N, N étant la résolution du convertisseur. Cette phase a une durée T1 Durant la deuxième phase, la capacité est déchargée de façon linéaire et le compteur réinitialisé au début de la décharge compte les cycles. Cette phase s’arrête lorsque la tension de l’intégrateur devient nulle (détectée par le comparateur). Cette deuxième phase a une durée T2 et dépend de la valeur d’entrée. La durée de conversion est alors T Æ T1ÅT2.
Ce type de convertisseur permet de s’affranchir des valeurs exactes de R et C grâce à la double intégration, mais est encore plus lent que le SS ADC dû à la décharge de la capacité.

Convertisseurs cycliques

Le convertisseur cyclique, aussi appelé convertisseur algorithmique, se base sur la comparaison à une référence, puis la génération d’un résidu analogique. Le schéma d’un ADC cyclique est montré sur la figure 3.6. Le déroulement d’une conversion est le suivant : l’entrée est d’abord échantillonnée par un échantillonneur-bloqueur. La tension d’entrée est simultanément comparée à une référence §VRe f et amplifiée par un gain G (typiquement égal à 2). La valeur amplifiée et le résultat de la comparaison sont alors soustraits modifiant ainsi le résidu analogique qui est appliqué à nouveau à l’entrée du comparateur et ainsi de suite.
Cependant à cause des erreurs de désappariement des capacités, la valeur du gain G est théorique et le moindre écart par rapport à cette valeur entraine une diminution de résolution car :
— le résidu ne balaie pas la totalité de la plage de sortie de l’amplificateur (cas où G<2)
— il y a un risque de saturation de l’amplificateur entraînant une perte d’information (cas où G>2) cyclic RSD ADC
Afin de palier aux deux problèmes d’amplifications provoqués par une imperfection dans le niveau de comparaison, la technique du Redundant Signed Digit a été développée par Ginetti [36]. L’architecture est identique à la précédente sauf que la comparaison va s’effectuer avec deux comparateurs et les niveaux de transitions sont -Vr e f /4 et +Vr e f /4 comme le montre la figure 3.7. La sortie passe alors du binaire à un trio de valeurs -1, 0, 1 correspondant respectivement à Vin < -Vr e f /4, -Vr e f /4 < Vin < +Vr e f /4 et Vin > +Vr e f /4.
De part le résultat sur 3 niveaux, cette architecture est communément appelée architecture à 1.5 bit/étage. cette architecture tolère des offsets allant de -Vr e f /4 à +Vr e f /4, ce qui est bien moins contraignant.

Convertisseurs SAR

UnCANà approximation successive (SAR) compare le signal d’entrée, tension à convertir, à une référence ajustée à chaque cycle de la conversion. Pour effectuer une conversion avec une résolution de N bits, le CAN SAR a besoin de N cycles d’horloge. L’architecture et le principe de fonctionnement d’un CAN SAR sont représentés sur la figure 3.8.
Un CAN de type SAR se compose d’un échantillonneur/bloqueur (S/H), d’un comparateur, d’un DAC et d’un bloc logique fonctionnant sur le principe de dichotomie pour contrôler le DAC.
Il existe plusieurs implémentations du bloc DAC dont la méthode la plus répandue est le DAC utilisant une matrice de capacités. Cette méthode s’appuie sur le principe du transfert de charges entre capacités pour modifier la valeur VDAC. Elle a été introduite par McCreary [37] en 1975 et largement utilisée depuis pour les applications nécessitant une résolution et une vitesse de conversion moyennes. Les ADCs SAR ont une faible consommation car ils ne possèdent pas d’amplificateurs. En revanche leur taille est très importante car les puissances de deux du convertisseur sont implémentées avec des capacités, pouvant aller jusqu’à 2N CU, CU étant la capacité unitaire. Ainsi les performances des ADCs SAR sont résumées dans le tableau 3.3.

Convertisseurs §¢

Les ADCs de type §¢ utilisent le principe de sur-échantillonnage qui leur permet d’atteindre des résolutions très élevées au prix d’une diminution de la vitesse de conversion.
Dans cette section, le principe du sur-échantillonnage et du « noise shaping » est abordé, puis l’architecture du §¢ est expliquée avec les améliorations qui lui ont été apportées, dont le §¢ incrémental. Nous allons ensuite expliquer le §¢ incrémental, qui est un dérivé du §¢ classique.

Sur-échantillonnage

Les ADCs Sigma-Delta (ou §¢) font partie de la famille des ADC à sur-échantillonnage.
Au lieu d’échantillonner à la fréquence de Nyquist, l’échantillonnage se fera à une fréquence Fs=OSR£Fnyq , OSR étant le facteur de sur-échantillonnage (ou Over Sampling Ratio en anglais). Lorsque l’on suréchantillonne un signal, le bruit est réparti fréquentiellement de façon uniforme sur la bande de conversion comme le montre la figure 3.9.
Comme le bruit présent dans la bande passante de l’ADC a diminué, le SNR augmente permettant une meilleur conversion. Le facteur de sur-échantillonnage correspond alors à un compromis entre la vitesse et la résolution d’une conversion.

Noise Shaping

En plus du sur-échantillonnage, dans le §¢, une mise en forme du bruit est réalisée et une partie du bruit est rejetée dans les hautes fréquences comme le montre la figure 3.10. Cette mise en forme du bruit est réalisée par le modulateur du §¢, élément indispensable du convertisseur et expliquée dans la suite. Par exemple, pour un modulateur du 1er ordre, le SNR s’améliore de 9 dB lorsque l’OSR double. Une architecture utilisant le sur-échantillonnage et le noise shaping est le modulateur §¢.

Principe du §¢

Le principe de la modulation §¢ est apparue dans les années 60 [38], mais son utilisation en tant que convertisseur analogique/numérique et apparue au cours des années 70 [39]. Cette architecture utilise un modulateur de premier ordre, comme montré sur la figure 3.11. Elle se compose d’un modulateur analogique et d’un filtre de décimation numérique pour obtenir un résultat sur un nombre de bits N élevé. Lemodulateur minimise l’erreur entre l’entrée X et le retour du DAC, et ainsi diminue l’erreur entre la moyenne du signal d’entrée et la moyenne du signal converti.
Afin de modéliser l’effet de la quantification introduite par le comparateur, celui-ci peut être modélisé par une approche linéaire composée d’un additionneur avec le résidu et un bruit blanc E, donnant une sortie D. Ainsi, la fonction de transfert Y(z) d’un modulateur du 1er ordre peut se décomposer en deux parties : une fonction de transfert du signal (STF pour Signal Transfer Function) STF(z) et une fonction de transfert du bruit (NTF pour Noise Transfer Function) NTF(z).

Architecture avec modulateur d’ordre élevé

Des architectures avec des modulateurs d’ordre plus élevés [42], des topologies feedforward [43] ou encore des architectures en cascade, ouMASH pour multistage noise shaping, à 2 ou 3 étages ont été étudiées, permettant d’accuentuer le noise shaping du §¢ [44][45]. Lorsque la caractéristique de transfert du SNR en fonction de l’OSR pour un modulateur d’ordre 1 a une pente de 9 dB/octave, cette pente est augmentée de 6 dB/octave par ordre du modulateur supplémentaire. Ainsi un modulateur d’ordre 3 aura une pente de 21 dB/octave. Une architecture MASH à 3 étages de §¢ avec un modulateur d’ordre 1 est montré sur la figure 3.12. Des architectures MSCL (multistage closed-loop), permettant de plus grandes tolérances sur les coefficients du modulateur, ont également été développées [46]. Ce type d’architecture utilise un feedback global pour réduire la sensibilité aux imperfections du circuit. Augmenter l’ordre du modulateur permet de réduire le nombre de cycles nécessaires à une conevrsion, mais des problèmes de stabilité apparaissent.
Des travaux visant l’étude de la stabilité de telles architectures ont été entrepris [47].
Toujours dans le but de réduire le nombre de cycles nécessaires, des architectures avec des convertisseurs multi-bit sont apparues à la même époque [48]. A ce jour, les convertisseurs §¢ sont encore largement étudiés avec des rapports signal sur bruit+distortion (SNDR) pouvant atteindre 120 dB [49], ou des largeurs de bande supérieures à la dizaines deMHz [50][51].

Convertisseurs §¢ incrémental

Le convertisseur §¢ incrémental (§¢I) a été introduit par Plassche [52] puis étudié plus en profondeur par J. Robert et al [53] etMarkus [8]. Contrairement au §¢classique où la conversion d’un échantillon dépend des échantillons précédents (comme c’est le cas pour un signal audio), le §¢I effectue une remise à zéro au début de chaque conversion, venant ainsi décorréler les valeurs des différents échantillons. Ainsi, comme un convertisseur de Nyquist, ce convertisseur est adapté à la conversion de données indépendantes entre elles, comme les données issues de capteurs d’images.
De plus, du fait de la remise à zéro du §¢I à chaque conversion, l’analyse en régime temporel est plus adaptée. Un exemple de modulateur est représenté sur la figure 3.13. Il est composé d’un intégrateur, d’un comparateur, d’un DAC et d’un filtre numérique.
A partir de l’équation (3.16), on peut remarquer que le résidu analogique V[M] et l’erreur de conversion E sont proportionnels avec un facteur K dépendant de l’OSR. On s’aperçoit que pour un §¢I d’ordre 1, augmenter l’OSR revient à diminuer l’erreur de conversion, donc à augmenter la résolution du convertisseur. Pour un modulateur d’ordre 1, un OSRT de 2N est nécessaire pour atteindre une résolution de N bits. Ce résidu, qui est l’image de l’erreur de conversion, peut aussi être converti à nouveau afin de venir estimer cette erreur de conversion et augmenter ainsi la résolution du convertisseur. Cette idée est développée dans la section suivante.
Comme pour le §¢, le convertisseur §¢ incrémental est utilisé pour les applications nécessitant une résolution élevée et des architectures avec plusieurs intégrateurs en cascade ont été développées pour réduire le nombre de cycles nécessaires et atteindre des résolutions élevées.
Suivant les besoins des systèmes, les modulateurs sont soit à temps continu, soit à temps discret. Des architectures à temps continu avec des modulateurs d’ordre élevés ont été développés pour la réalisation de multiplexage temporel de signaux[54][55].Pour la réalisation de modulateurs à temps discrets, le §¢ est utilisé pour sa simplicitématérielle, comme le présente Lee et al [56] avec un ADC 13-bit pour une application dédiée à la détection d’ions.De son côté,Quiquempoix et al[57] a développé un ADC §¢ incrémental 22-bit utilisant unmodulateur d’ordre 3.
Un ADC §¢ est composé d’un modulateur et d’un filtre numérique. Indépendamment du modulateur, le filtre numérique utilisé peut influencé sur la conversion et la résolution.
C’est pourquoi, afin d’optimiser la conversion, différents travaux sur les filtres numériques de reconstruction du signal ont été réalisés [58][59] [60][61]. De la même façon que le §¢ classique, le §¢ incrémental peut utiliser des architectures multi-bit, toujours dans l’optique d’augmenter la vitesse de conversion [62][63].
Un récapitulatif des ADCs §¢ incrémental est présenté dans le tableau 3.4. Ce type de convertisseur permet d’atteindre des résolutions élevées grâce au suréchantillonnage.
Cependant, du fait du nombre élevé d’amplificateurs qui dépend de l’ordre du modulateur, leur consommation et leur complexité est en général plus importante que les ADCs vu précédemment.

Convertisseurs hybrides

Afin d’augmenter la résolution, des architectures hybrides ont été développées. Une architecture d’ADC hybride est montrée figure 3.14. Les ADCs hybrides sont des convertisseurs se servant du résidu du modulateur §¢ incrémental pour effectuer une deuxième conversion et ainsi augmenter la résolution. En effet, les ADCs §¢I ont l’avantage de présenter un résidu analogique en sortie de leur dernier intégrateur. Ce résidu analogique, proportionnel à l’erreur de conversion du §¢I, est converti à travers un autre ADC, généralement de type Nyquist (SAR ou cyclic), afin d’augmenter la résolution.
L’ADC §¢I réalise d’abord une première conversion sur N1 bits et fournit un résidu analogique V[M], proportionnel à l’erreur de conversion. Ce résidu analogique est alors converti par un ADC de type Nyquist sur une résolution de N2 bits, pour atteindre une résolution totaleN=N1+N2 bits. Ce type de convertisseur, composé d’un modulateur d’ordre 1 et d’un ADC cyclique, nécessite 2MÅN coups d’horloge, au lieu d’un OSR de 2MÅN pour un I§¢ d’ordre 1. Cela permet de réduire significativement le nombre de cycles nécessaires pour réaliser une conversion.

Table des matières

Introduction 
3 Conversion analogique/numérique pour les imageurs 
3.1 Métriques des ADCs
3.2 Architectures de convertisseurs
3.3 ADC colonne pour imageurs
3.4 Conclusion
4 Two-step incremental §¢ 
4.1 Theorie I§¢
4.2 Two-step conversion
4.3 Modélisation des défauts
4.4 Conclusion
5 Conception analogique 
5.1 Approche en gm/Id
5.2 Intégrateur
5.3 Additionneur-comparateur
5.4 Echantillonneur-Bloqueur
5.5 Bloc de phases non-recouvrantes
5.6 Schéma de l’ADC
5.7 Conclusion
6 Résultats 
6.1 Inverseur
6.2 Echantillonneur-bloqueur
6.3 Integrateur
6.4 Additionneur-comparateur
6.5 ADC
7 Conclusion 
7.1 Contribution
7.2 Perspectives

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