Soutenance mémoire
Les systèmes d’imagerie prennent une place de plus en plus importante dans notre vie et deviennent un domaine majeur de l’électronique. Les applications de ces systèmes sont multiples, telles que l’imagerie vidéo, les applications médicales, la détection infrarouge ou ultraviolet ou encore l’imagerie spatiale qui est le domaine auquel on va s’intéresser dans cette thèse. L’imagerie spatiale s’est énormément développée ces dernières années pour les applications d’observation terrestre [20 [21][22], par exemple le suivi météorologique, la surveillance militaire ou la cartographie, ou encore le positionnement satellitaire comme le star-tracking [23][24] [25] et l’observation de l’espace, très utiles pour la compréhension de l’univers. Dans l’imagerie spatiale, deux technologies dominent les systèmes d’imageries, les capteurs d’images CCD (Charged Coupled Device) et les capteurs CMOS (Complementary Metal Oxide Semiconductor).
Le capteur CCD a été introduit en 1969 par Willard Boyle et George E. Smith [26]. Ce détecteur utilise le principe du transfert de charge et a été le premier détecteur à être embarqués sur des satellites. Ces dispositifs sont encore les plus utilisés dans les missions d’imagerie spatiales notamment grâce à leur faible courant de fuite et leur photosensibilité élevée. Cependant d’importants problèmes d’intégration apparaissent entre le CCD et la partie électronique en CMOS, limitant sa gamme d’application. Aujourd’hui la technologie CMOS, notamment grâce au développement du pixel actif (APS, pour « active pixel sensor ») introduit par Noble et al [27] en 1968 et démocratisé par E. Fossum [28] en 1993, permet de développer des systèmes appelés CIS (CMOS Image Sensors). Ces systèmes permettant l’intégration en CMOS du pixel et de toute la logique associée sont très compétitifs par rapport aux systèmes CCD. Depuis les années 2000, de nombreuses recherches ont été faites sur les CIS pour les applications spatiales [29] [30] [31] [32]. En effet, grâce à la technologie CMOS, les CIS ont également la possibilité d’intégrer sur une même puce la partie photosensible, l’analogique et le numérique réduisant ainsi la surface du système d’imagerie, la consommation d’énergie et la possibilité d’intégrer du traitement d’image.
De nos jours, avec des contraintes et spécifications grandissantes, telle que la taille croissante des systèmes d’imagerie monolithiques entraînant une augmentation du nombre de pixels ou encore la consommation du système, les imageurs CMOS sont un candidat idéal pour le développement des applications spatiales.
Un imageur se compose d’une matrice de pixels pilotées par des signaux de commande pour réaliser l’intégration du flux lumineux et acheminer le signal intégré à l’étage suivant. Cet étage peut intégrer un Correlated Double Sampling (CDS) analogique ou numérique afin de corriger les différences de niveaux de « reset » (ou remise à niveaux) analogiques des pixels, et ainsi réduire le Fixed Pattern Noise (FPN). En revanche, qu’un CDS soit présent ou non, un élément obligatoire est le convertisseur analogique/numérique (Analog-toDigital Converter, abrégé en ADC) afin de convertir la valeur issue du pixel et la transformer en valeur numérique pour pouvoir transmettre l’image, la traiter ou la compresser. De nos jours, il y a une forte demande d’imageurs CMOS haute résolution comportant plusieurs millions de pixels. Dans de telles conditions, il apparaît que la gestion de commande des pixels, d’acheminement des données vers la sortie, ou encore la conversion analogique/numérique sont de véritables défis dans les systèmes intégrés. Le convertisseur analogique/numérique est l’un des points limitants de tels systèmes au niveau de la cadence de lecture. Avant, le plus souvent la conversion analogique/numérique était initialement réalisée par un unique convertisseur pour toute la matrice [33]. Avec un seul convertisseur pour une matrice de pixels, la fréquence d’échantillonnage de celui-ci devait alors atteindre
FS = NL.NC.FPS (2.1)
où NL et NC représentent respectivement le nombre de lignes et de colonnes de la matrice de pixels et FPS le nombre d’images par seconde. Avec le nombre grandissant de pixels, les spécifications requises pour l’ADC au niveau de la fréquence de conversion sont devenues de plus en plus critiques. Des architectures à base d’ADC colonne ont alors été développées afin de relâcher les contraintes de fréquence de conversion sur l’ADC [34][35]. Un ADC est implémenté en bas de chaque colonne pour convertir les pixels de la colonne, créant ainsi une parallélisation de la conversion analogique/numérique. Grâce à la parallélisation des conversions, la fréquence d’échantillonnage nécessaire d’un seul convertisseur devient alors
FS = NL.FPS (2.2)
Ainsi une matrice HD (1920×1080 pixels), la fréquence d’échantillonnage d’un convertisseur colonne est alors divisée par 1920. En revanche, la parallèlisation des conversions impose une contrainte spatiale que la largeur d’un ADC ne doit pas dépasser la largeur d’une colonne, soit celle d’un pixel et qui peut varier de 5 à quelques dizaines de µm. Dans le domaine des convertisseurs analogique numérique à intégration monolithique dédiés à l’observation terrestre, les nouveaux défis pour les convertisseurs se placent à une résolution de 14 bits et un rafraichissement de 100 images/s pour une matrice HD. D’après ce rafraichissement, la fréquence d’échantillonnage de notre convertisseur se situe alors aux alentours des 100 kHz. Les pixels utilisés pour les applications spatiales sont larges dû au fait de la nécessité de capter des faibles luminosités. Pour notre système, un convertisseur compatible avec une largeur de pixel de largeur de 10 µm est alors choisie. C’est dans ce cadre que s’inscrit notre étude de développement d’une architecture d’ADC colonne haute résolution pour des applications liées à l’observation terrestre. Dans le premier chapitre, une étude portant sur les principales architectures existantes de convertisseurs analogique/numérique est effectuée ainsi que leurs caractéristiques statiques et dynamiques. De plus, un état de l’art des ADCs développés dans le cadre de l’imagerie est effectué et une comparaison est réalisée afin de s’orienter vers une architecture candidate. Dans le deuxième chapitre, la théorie du convertisseur incrémental Sigma-Delta (IΣ∆) est expliquée, ainsi que sa variante qui est la conversion two-step. Une architecture de modulateur IΣ∆ est aussi présentée ainsi que son dimensionnement permettant son utilisation dans une conversion two-step. Dans le troisième chapitre, la conception analogique des différents éléments est abordée, ainsi que les défauts présents dans chacun d’eux. Enfin, un quatrième chapitre présente les résultats de simulations pré et post-layout avant de conclure par une perspective de travaux futurs.
Conversion analogique/numérique pour les imageurs
Il existe différents types de convertisseurs analogique/numérique (ADC pour Analogto-Digital Converter) suivant les applications visées et les spécifications nécessaires. Dans les systèmes d’imagerie, nous avons vu précédemment que les ADCs colonne étaient les candidats idéaux pour le développement de CIS avec une intégration monolithique. Dans ce chapitre, une analyse du principe de la conversion analogique/numérique est d’abord réalisée, avec les influences des défauts statiques et dynamiques ainsi que tous les termes associés à la conversion. Dans un deuxième temps, un balayage des différents types d’ADCs est réalisé. Pour finir un état de l’art des ADCs développés dans le contexte des systèmes d’imagerie est proposé ce qui nous permet d’opter pour une architecture en adéquation avec nos besoins.
Métriques des ADCs
Un convertisseur analogique-numérique convertit une valeur analogique en un mot numérique. Une conversion analogique/numérique est réalisée en deux étapes : l’échantillonnage et la quantification. Dans cette partie, nous expliquons le principe de l’échantillonnage, la quantification et les différentes erreurs liées par exemple à la linéarité.
Caractéristique idéale
La fonction de transfert d’une conversion analogique/numérique est la relation entre l’entrée analogique et le code numérique correspondant. La résolution N d’un convertisseur analogique-numérique représente le nombre de bits de la sortie numérique. Le nombre de niveaux de quantification dépend du nombre de bits et vaut 2N. La fonction de transfert d’une conversion analogique/numérique sur 3 bits est montrée figure 3.1. La largeur d’une marche est appelée le pas de quantification ou quantum, q, et correspond à la plus petite différence analogique entre deux codes numériques successifs. Le quantum définit le bit de poids faible (LSB pour « Least Significant Bit » du convertisseur tel que
q = VFS/2N (3.1)
où VFS est la valeur Full Scale de la tension d’entrée.
Convertisseurs Σ∆
Les ADCs de type Σ∆ utilisent le principe de sur-échantillonnage qui leur permet d’atteindre des résolutions très élevées au prix d’une diminution de la vitesse de conversion. Dans cette section, le principe du sur-échantillonnage et du « noise shaping » est abordé, puis l’architecture du Σ∆ est expliquée avec les améliorations qui lui ont été apportées, dont le Σ∆ incrémental. Nous allons ensuite expliquer le Σ∆ incrémental, qui est un dérivé du Σ∆ classique.
Sur-échantillonnage
Les ADCs Sigma-Delta (ou Σ∆) font partie de la famille des ADC à sur-échantillonnage. Au lieu d’échantillonner à la fréquence de Nyquist, l’échantillonnage se fera à une fréquence Fs=OSR×Fnyq , OSR étant le facteur de sur échantillonnage (ou Over Sampling Ratio en anglais). Lorsque l’on suréchantillonne un signal, le bruit est réparti fréquentiellement de façon uniforme sur la bande de conversion comme le montre la figure 3.9. Comme le bruit présent dans la bande passante de l’ADC a diminué, le SNR augmente permettant une meilleur conversion. Le facteur de sur-échantillonnage correspond alors à un compromis entre la vitesse et la résolution d’une conversion.
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Table des matières
1 Remerciements
Table des matières
Liste des figures
Liste des tableaux
2 Introduction
3 Conversion analogique/numérique pour les imageurs
3.1 Métriques des ADCs
3.2 Architectures de convertisseurs
3.3 ADC colonne pour imageurs
3.4 Conclusion
4 Two-step incremental Σ∆
4.1 Theorie IΣ∆
4.2 Two-step conversion
4.3 Modélisation des défauts
4.4 Conclusion
5 Conception analogique
5.1 Approche en gm/Id
5.2 Intégrateur
5.3 Additionneur-comparateur
5.4 Echantillonneur-Bloqueur
5.5 Bloc de phases non-recouvrantes
5.6 Schéma de l’ADC
5.7 Conclusion
6 Résultats
6.1 Inverseur
6.2 Echantillonneur-bloqueur
6.3 Integrateur
6.4 Additionneur-comparateur
6.5 ADC
7 Conclusion
7.1 Contribution
7.2 Perspectives
