Soutenance mémoire
À l’ère de l’intelligence artificielle (IA), du Big Data et de l’Internet des objets (IdO), le développement de puces de plus en plus puissantes, notamment en termes de puissances de calcul et du nombre d’informations traitées, est devenu une nécessité. Dans le même ordre d’idée, l’émergence de nouvelles applications scientifiques (en astrophysique, en bioinformatique, dans le domaine médical…), des applications multimédia ou des applications concernant la défense ou la sécurité sont possibles grâce au développement d’ordinateurs hautes performances (HPC: High-Performance Computers). Ces ordinateurs contiennent un grand nombre de ressources de calcul et de composants rapides (processeurs, mémoires,…) pouvant travailler en parallèle et échangeant un très grand nombre d’information par seconde. L’augmentation des performances des puces et des microprocesseurs est maintenant obtenue grâce au concept de réseaux sur puces NoC (Network-On-Chip) où nous retrouvons au sein d’une même puce plusieurs cœurs de calcul. Le développement de ces NoC entraîne des besoins de communications efficaces entre les puces (latences faibles, débits élevés et utilisant le moins de puissance et de ressources possibles). Ainsi, l’introduction de nouveaux types d’interconnexions devient l’un des principaux défis pour les prochains MPSoC (Multiprocessor System-on-Chip).
ÉTAT DE L’ART DES INTERCONNEXIONS POUR LES SYSTÈMES WINOC
Les avancées dans le domaine des télécommunications au cours des dernières années ont conduit au développement des systèmes de communications sur puce pour satisfaire les exigences en débit des futurs systèmes multi-cœurs. Le rapport de l’ITRS (The International Technology Roadmap for Semiconductors) prédit que le nombre de cœurs dans les centres de données atteindra plus de 10000k d’ici 2029 (Figure 1-1), avec une mémoire de stockage en millions de Péta-octets (10¹⁵ octets) et une consommation d’énergie en milliers de GWh (ou Giga-Joules) [1]. Des milliers de cœurs pourront être intégrés sur une seule puce pour former un système multiprocesseur sur puce (MPSoC : Multi-Processor System-On-Chip).
La notion de réseaux et notamment les réseaux sur puce (Network-on-Chip: NoC) deviennent rapidement le standard pour l’organisation des échanges d’informations au sein des systèmes et cela à différents niveaux d’interconnexions (Figure 1-2) allant des serveurs à l’intra-puce (intra-chip) en passant par l’inter puces (inter-chip). L’objectif de cette thèse est la caractérisation physique du système de communications intra-puce devant assurer une transmission des données avec de faibles délais, un débit élevé et en utilisant le moins de puissance et de ressources possibles. Actuellement, Les interconnexions métalliques classiques utilisées pour connecter les différents composants ne pourront ni supporter la quantité de communications de données entre les nombreux cœurs, ni acheminer ces données de manière optimale. Les défis majeurs dans les NoCs traditionnels sont la forte latence et la consommation d’énergie [2].
L’une de ces techniques de communication émergentes, à savoir WiNoC (Wireless Network-on-Chip) remplace les liens guidés traditionnels par l’utilisation des supports sans fils. Cette technique présente un grand intérêt pour les applications de parallélisme informatique (Parallel computing) nécessitant beaucoup de diffusions de données pour fonctionner. Le concept WiNoC nécessite des structures matérielles telles que les antennes et les émetteurs-récepteurs qui permettent des liaisons sans fils efficaces et qui peuvent être utilisées de manière optimale pour maximiser les performances globales du réseau en améliorant les performances du canal de propagation sans-fils. Ce canal est un facteur clé dont l’analyse électromagnétique n’a pas été étudiée en détail dans la littérature des WiNoC. L’état de l’art du canal et de ses composants sera détaillé aussi dans ce chapitre. Comme il est préférable d’avoir ces structures compatibles avec l’architecture CMOS (Complementary Metal-Oxide Semi-conductor), ceci implique l’utilisation du silicium comme substrat pour leur réalisation. L’étude de fonctionnement des circuits intégrés sur silicium et les problèmes liés (cavités, multi trajets, interférences…) sont également détaillés dans ce chapitre. Enfin, nous présentons les outils de simulation utilisés dans cette thèse ainsi que la démarche adoptée.
CONTEXTE GÉNÉRAL SUR LES NOC
Le besoin croissant d’intégration et de miniaturisation dans le domaine de l’électronique a conduit au développement des différentes technologies notamment les technologies SoC (System-On-Chip) et SiP (System-in-Package) [3] (Figure 1-3). Les SoC intègrent toutes les fonctions sur une seule puce, tandis que les SiP intègrent plusieurs composants dans un même module ou boîtier. Dans les SiPs, il est possible de choisir la meilleure technologie pour chaque fonction simple, telle qu’une antenne, un filtre, un amplificateur faible bruit (LNA: Low Noise Amplifier), un amplificateur de puissance (PA : Power Amplifier), pour laquelle la technologie CMOS pourrait ne pas être en mesure de fournir les performances optimales [4].
Étant donné que les performances de la technologie CMOS ont été démontrées jusqu’en bande de fréquences millimétriques, elle s’avère être la meilleure technologie pour les SoC, car tous les circuits peuvent être facilement implémentés dans l’architecture CMOS (LNA, PA, mélangeur, filtre, antenne). Ainsi, les SoC ont permis la réalisation des systèmes plus petits et moins chers à produire en masse. L’inconvénient des SoC réside dans le degré de complexité d’une telle intégration. Avec l’approche SiP, la complexité est distribuée [5] .
En réalité, SoC et SiP ne sont pas en concurrence directe, mais offrent plutôt des compromis différents en termes de coût, de puissance et de délai de mise en œuvre sur le marché. La question clé est de décider quelle option offre la meilleure solution pour un produit donné. Donc, le choix de l’utilisation des technologies SiP ou SoC dépend des besoins. Dans le cas des applications de broadcast (envoi de messages à tous les cœurs concernés) ou multicast (multiples communications sans fils en parallèle), le SoC semble préférable comme solution. Les progrès de la technologie du silicium ont facilité l’augmentation phénoménale du nombre de cœurs de traitement pouvant être intégrés dans une seule puce. Ces puces sont appelées Chip Multi-Processor (CMP). La notion de réseaux sur puce (NoC) apparaît comme une technique de conception des systèmes développée pour assurer les communications entre les différents cœurs d’un SoC. En effet, le paradigme de conception de réseau sur puce (NoC) résout plusieurs problèmes des réseaux traditionnels basés sur des bus, comme notamment les limites en bande passante et l’adaptabilité [6]. Les applications récentes des NoC varient de l’apprentissage profond (Deep Learning) aux NoC utilisés pour les technologies de mémoire/stockage, des interactions avec les centres des données (Data-center-on a chip : DCoC) à l’informatique en périphérie de réseau (Edge computing). L’application visée lors de cette thèse sera plutôt dirigée vers des systèmes multiprocesseurs sur puce.
ÉTAT DE L’ART SUR LES INTERCONNEXIONS POUR NOC
Les nouvelles applications dans différents domaines (scientifiques, médicales multimédia, défense et sécurité…) sont très exigeantes en termes de volume et de débit d’informations à traiter. Les échanges de données entre les processeurs, les mémoires et autres composants ne cessent de croître. Afin d’augmenter les capacités de calcul des puces électroniques, les architectures NoC (Network on Chip) se développent de plus en plus. Un des freins au développement de ces applications est dû au fait que les interconnexions sur puce reposent depuis des décennies uniquement sur les interconnexions filaires métalliques. Les principaux problèmes de ces interconnexions sont le retard qu’elles engendrent qui peut entrainer des problèmes de désynchronisation, et la consommation élevée qu’elles entrainent. Ces dernières occupent en plus une surface importante sans une fonctionnalité réelle et restreignent la flexibilité de conception. Afin de satisfaire les besoins en débit de plus en plus importants, les fréquences de travail ne cessent d’augmenter. Ces augmentations de fréquence entraînent des déformations des signaux propagés en raison des problèmes d’adaptation et de diaphonie et donc des risques d’erreur de plus en plus importants [8]. Un autre élément à prendre en compte concerne les applications en calcul parallèle qui utilisent des protocoles de cohérence de cache et nécessitent des mécanismes de synchronisation. L’efficacité des protocoles de cohérence du cache et de la synchronisation est fortement pénalisée par les chemins à multiples trajets et par les messages séquentiels. Afin de répondre aux besoins croissants de transmission de données avec des latences faibles, des débits élevés et en utilisant le moins de puissance et de ressources possibles, plusieurs techniques émergentes ont été proposées comme alternatives aux interconnexions classiques telles que les interconnexions 3D, les interconnexions optiques, les interconnexions RF guidées ou les interconnexions sans fils [9], [10], [11].
|
Table des matières
INTRODUCTION GÉNÉRALE
1. ÉTAT DE L’ART DES INTERCONNEXIONS POUR LES SYSTÈMES WINOC
1.1 INTRODUCTION
1.2 CONTEXTE GÉNÉRAL SUR LES NOC
1.3 ÉTAT DE L’ART SUR LES INTERCONNEXIONS POUR NOC
1.3.1 Interconnexions classiques
1.3.2 Interconnexions par nanotubes de carbone ou à base de Graphène
1.3.3 Interconnexions optiques
1.3.4 Interconnexions 3D
1.3.5 Interconnexions par couplage inductif/capacitif
1.3.6 Interconnexions RF guidées
1.3.7 Interconnexions par ondes de surface
1.3.8 Interconnexions sans fils
1.3.9 Comparaison des différentes interconnexions
1.4 ÉTAT DE L’ART DES COMPOSANTS DE SYSTÈMES WINOC
1.4.1 État de l’art des systèmes WiNoC
1.4.2 Transceivers (émetteurs-récepteurs) pour WiNoC
1.4.3 Antennes pour WiNoC
1.5 CARACTÉRISTIQUES DES SYSTÈMES SUR SILICIUM
1.5.1 Propriétés semi-conductrices du silicium
1.5.2 Propriétés électromagnétiques du silicium
1.5.3 Cas des antennes sur silicium
1.6 ÉTAT DE L’ART DES CANAUX DE PROPAGATION INTRA-PUCE SUR SILICIUM
1.6.1 Étude théorique et évaluation électromagnétique du canal
1.6.2 Problématique des multi-trajets
1.6.3 Problématique des interférences avec les structures métalliques
1.6.4 Problématique des ondes de surface
1.6.5 L’état de l’art des canaux de propagation intra-puce
1.7 PRÉSENTATION DE LA STRUCTURE, DE LA DÉMARCHE ET DES OUTILS DE SIMULATIONS
1.7.1 Structure retenue et comparaison avec celles de la littérature
1.7.2 Outils de simulations électromagnétiques utilisés
1.8 CONCLUSION
2. ETUDE ET CARACTÉRISATION DE CANAUX DE PROPAGATION RÉALISTES SUR SILICIUM
2.1 INTRODUCTION
2.2 PRÉSENTATION DES SCÉNARIOS DE BASE
2.2.1 Choix des scénarios de bases
2.2.2 Simulations en bande Ka
2.2.3 Simulations des canaux en bande V
2.2.4 Simulation des canaux en bande Sub-THz
2.3 CONCEPTION DES PROTOTYPES EN BANDES KA ET V
2.3.1 Conception et réalisation des éléments rayonnants
2.4 ANALYSE DES RÉSULTATS ET IDENTIFICATION DES PROBLÈMES
2.4.1 Résultats de mesures en bande Ka : analyse et validation des modèles numériques
2.4.2 Résultats de mesures en bande V
2.5 MODÉLISATION DU CANAL DE PROPAGATION
2.5.1 Modélisation par la méthode de lancer de rayons
2.5.2 Modélisation par la méthode des plaques parallèles (PPM)
2.6 CONCLUSION
3. MISE EN ŒUVRE D’UNE SOLUTION POUR LES CANAUX INTRA-PUCE SUR SILICIUM
3.1 INTRODUCTION
3.2 MISE EN ŒUVRE D’UNE SOLUTION POUR LES BANDES EHF
3.2.1 Comparaison avec le cas idéal
3.2.2 Conception de la solution : Couche absorbante du Si-BR
3.2.3 Analyse EM de la solution proposée
3.2.4 Application de la solution aux circuits mesurés
3.2.5 Optimisation de la couche absorbante
3.3 RÉALISATION DE CIRCUITS TESTS EN BANDE Q ET V
3.3.1 Fabrication d’un prototype
3.3.2 Simulations des canaux en bande Q
3.3.3 Simulations des canaux en bande V
3.3.4 Mesures
3.3.5 Conclusion sur les canaux corrigés en bande Q et V
3.4 PERSPECTIVES D’AMÉLIORATION DE LA COUCHE ASORBANTE
3.4.1 Modification de la solution existante
3.4.2 Utilisation d’absorbeurs
3.4.3 Pistes de solutions possibles
3.5 EXTENSION DE LA SOLUTION AUX FRÉQUENCES SUB-THZ
3.5.1 Architecture proposée
3.5.2 Les éléments rayonnants: Monopoles à 200 GHz
3.5.3 Réseau de 4 Monopoles à 200 GHz
3.5.4 Effet du plan métallique supérieur
3.5.5 Réseau de 9 monopoles à 200 GHz
3.5.6 Réseau de 16 monopoles à 200 GHz
3.6 RÉCAPITULATIF ET CONCLUSION DU CHAPITRE 3
4. ANALYSE DES PERFORMANCES DU SYSTÈME WINOC COMPLET
4.1 INTRODUCTION
4.2 ANALYSE TEMPORELLE DES SYSTÈMES WINOC
4.2.1 Paramètres analysés
4.2.2 Modélisation : schéma fonctionnel
4.2.3 Précautions et limitations d’utilisation des simulations temporelles
4.2.4 Exemples de modélisation de performances
4.3 RÉSULTATS DU PROJET BBC ET COMPARAISON AVEC LA LITTÉRATURE
4.3.1 Résultats de la couche MAC
4.3.2 Comparaison de notre solution avec les solutions concurrentes
4.3.3 Résultats de la couche réseau
4.3.4 Proposition de système WiNoC complet et résultats communs
4.4 CONCLUSION
CONCLUSION GÉNÉRALE
Télécharger le rapport complet
