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Mise au point d’un siliciure adapté à l’intégration 3D
Malgré son instabilité morphologique, le NiSi est le siliciure retenu depuis le nœud 65 nm et intégré en production à ce stade. De nombreuses études font état de procédés permettant de stabiliser morphologiquement le monosiliciure de nickel. La méthode la plus utilisée et intégrée dans l’industrie est la stabilisation du NiSi par ajout d’un faible pourcentage de platine (5 à 10%) au nickel [Imbert05] [Mangelinck99] [Cheng00] [Detavernier04]. En marge du platine, l’effet stabilisateur d’autres éléments tels que le tungstène a été démontré [Deduytsche07] [Detavernier06].
Les hypothèses de mécanismes expliquant le gain en stabilité de ces deux procédés sont nombreuses. Dans le cas de l’addition du Pt, il s’agirait d’une modification de la texture de la couche de monosiliciure [Detavernier04] ainsi que d’une diminution de la diffusion du Ni retardant l’agglomération.
Dans le cas de l’addition de W, le retard au démouillage peut s’expliquer par effet mécanique. Le W, élément non soluble dans le NiSi, se redistribue aux joints de grain formant des barrières, isolant les grains entre eux, ainsi la fusion des grains est freinée et l’agglomération retardée [Detavernier06].
Dans un premier temps, nous avons cherché à quantifier l’apport en stabilisation de l’ajout de Pt en association à l’addition de W et F. La description des étapes de la siliciuration à stabilité optimisée est donnée en figure 1.6.
Stabilisation du module de jonction
Le budget thermique du FET supérieur peut dégrader les caractéristiques du module de jonction via deux mécanismes : le mécanisme de diffusion des dopants qui peut altérer le contrôle des effets canaux courts et le mécanisme de désactivation des dopants réduisant le niveau de courant de conduction du transistor.
Concernant le phénomène de diffusion, le budget thermique pour la réalisation du FET supérieur étant limité à 650°C pendant 5 minutes, le phénomène est limité voire inexistant. En effet, si l’on observe le cas du bore, que l’on peut considérer comme un pire cas, car fortement sujet au phénomène de diffusion accélérée transitoire (TED : Transient Enhanced Diffusion), les travaux de Dachs et al [Daschs03] montrent qu’après une recuit à 750 °C pendant 300s (~5min), la profondeur de jonction ne s’est déplacée que de 1nm. Nécessairement à 650°C, la diffusion sera encore plus limitée, la rendant complètement négligeable.
La seconde problématique pouvant se poser lorsque l’on soumet le FET inférieur aux budgets thermiques du FET supérieur est une éventuelle désactivation de ses jonctions.
Le phénomène de désactivation peut apparaître lorsqu’une partie des dopants activés le sont en étant situés dans un état métastable. Dans ce cas, l’apport ultérieur d’énergie sous forme d’un budget thermique peut faire repasser l’impureté (le dopant) en site interstitiel afin de minimiser l’énergie du réseau, et ainsi faire chuter le niveau d’activation électrique des dopants. Or la plupart des techniques d’activation alternative (FLASH, Laser, SPER) à l’activation thermique classique des (Rapid thermal Annealing RTA) conduisent à de s jonctions partiellement métastables, donc sujettes à désactivation. En effet, ces techniques actuellement à l’étude afin d’obtenir des jonctions ultrafines (meilleur gestion de la diffusion des dopants) tout en obtenant des niveaux d’activation très élevés, entrainent des niveaux d’activation parfois supérieurs aux valeurs de solubilités limites des dopants dans le semiconducteur à l’équilibre thermodynamique.
Le phénomène de désactivation est un phénomène complexe dont l’amplitude dépend du type de dopant, de la dose implantée, du type de procédé d’activation et du budget thermique post activation subit par les jonctions. Par exemple, dans le cas d’une jonction dopé Bore et activée par procédé SPER, la diminution de la résistance de la couche est de l’ordre de 10% pour un postrecuit à 650°C pendant 90 minutes et de 3% après 800°C pendant 2minutes. [Dachs03].
Nous observons que l’amplitude de la désactivation dépend de la température ainsi que du temps de recuit. Dans le cas d’une activation laser, le phénomène de désactivation du bore apparaît à partir de 800°C alors que pour le phosphore, la désactivation est non négligeable dès 200°C. En conséquence, il nous est difficile de statuer sur le phénomène de désactivation pouvant apparaître dans le cas de recuits alternatifs.
Cependant, l’activation des jonctions du démonstrateur a été réalisée avec un recuit thermique RTA d’une durée de 1s à haute température (1050°C) utilisant des rampes de montée et descente relativement lentes (45°C/s). Dans ce cas l’activation des jonctions est stable, et le budget thermique nécessaire à la réalisation du FET supérieur ne conduit à aucune désactivation des dopants.
« Seed window » versus report de couche
Par rapport aux procédés de type « seedwindow » pr écédemment décrits, le report basé sur le collage possède de nombreux avantages.
En premier lieu, il permet d’obtenir des films monocristallins correspondants aux exigences de qualité requises pour des applications industrielles [ITRS]. La qualité cristalline du film reporté dépend uniquement de la qualité du substrat de départ car le procédé de collage ne créé pas de dislocations. La présence de dislocation diminue le rendement de dispositifs fonctionnels (fuite de diode et de courts circuits entre la source et la grille).
De plus ce procédé permet un contrôle très précis de l’épaisseur reportée à l’angström près (cf. figure 1.20).
Le contrôle de l’épaisseur du film est essentiel pour limiter la dispersion des performances des transistors. La figure 1.21 illustre l’impact de la variation d’épaisseur sur la tension de seuil des transistors FDSOI. Pour une longueur de grille de 25 nm, une modification de 1 nm d’épaisseur entraine une modification de 30 mV environ. Pour pouvoir maintenir un écart type de la variation de VTH à 3% de VDD pour les générations avenir, Weber et al ont montré que l’écart type de l’épaisseur de silicium doit être de l’ordre de quelques angstrœms pour une plaque de 300mm (cf. figure 1.22).
L’utilisation de méthodes type « seedwindow » néce ssitant une planarisation par CMP semble compromettre un contrôle de l’épaisseur de zone active compatible avec des exigences industrielles pour des applications de type FDSOI sur le niveau supérieur.
En pratique la taille des zones recristallisées à l’aide d’un germe est limitée à cause de phénomènes parasites (phénomène de nucléation aléatoire, dans cas de la LSPE, perte de l’information cristalline dans le cas de la SEG..etc).
Enfin, il faut noter que le collage moléculaire, contrairement aux techniques SW, offre la possibilité de cointégrer différentes orientations de surface. Par exemple, le nMOS inférieur peut être réalisé sur un substrat <100> et le pMOS supérieur sur un substrat <110> sans étapes de procédé additionnels. Le choix des orientations de manière indépendante pour le nMOS et le pMOS permet d’optimiser leurs performances.
D’autre part, il faut remarquer que dans les techniques de type seedwindow, la zone active inférieure doit rester à nu au niveau des fenêtres d’ouverture. La siliciuration de ces zones doit alors être supprimée ou, si l’étape de siliciuration est maintenu, des étapes supplémentaires doivent être effectuées : protection des zones de germe pendant l’étape de siliciuration, retrait de la protection avant l’étape de réalisation de la fenêtre d’ouverture.
Cette particularité de l’intégration de type seedw indow est peut être aussi la raison qui a poussé Samsung à ne pas réaliser une siliciuration classique avec le procédé SALICDE mais à développer une technique alternative : la siliciuration localisée dans les fonds de contacts.
En conclusion, le collage semble la méthode la plus adaptée à la réalisation de zones actives supérieures pour des nœuds avancés.
Le Leti a acquis une grande expérience dans le collage moléculaire afin de réaliser des substrats SOI [Bruel95, Moriceau01]. Cependant de nouvelles problématiques apparaissent quand ce collage doit être fait au dessus d’un niveau de transistors. La partie suivante décrit les développements réalisés pour l’adapter à la réalisation de zones actives supérieures dans l’architecture 3D séquentielle.
Le collage dans l’intégration 3D séquentielle
Les nouvelles problématiques
La figure 1.24 présente le procédé de réalisation de l’active supérieure tel qu’il a été réalisé au Leti.
Dépot oxyde de collage Collage moléculaire Abrasion substrat Retrait sélectif Si/ SiO2.
Le collage effectué est un collage hydrophile oxyde/oxyde. De part la présence du transistor inférieur, l’oxyde de collage du substrat support est nécessairement déposé. Un oxyde de silicium de type High Density Plasma (HDP) est déposé sur la plaque support et sur la plaque reportée. La topographie du diélectrique sur la plaque support doit être supprimée afin de pouvoir mettre en regard deux surfaces planes. Un traitement de surface permet de saturer les deux interfaces avec des groupements hydroxyles. Le collage est réalisé à température ambiante et initialisé manuellement. A cette étape, l’adhérence entre les deux plaques est assurée par des liaisons hydrogènes entre les molécules d’eau adsorbées à la surface. Le recuit de solidification de l’interface (200°C, 1 heure) permet de créer des liaisons covalentes entre les deux oxydes. L’eau de l’interface est dispersée dans l’ensemble du diélectrique qui se comporte alors en quelque sorte comme un réservoir. Le silicium du substrat reporté est éliminé par abrasion mécanique puis par attaque chimique (TMAH) avec arrêt sur l’oxyde enterré. Cet oxyde sera retiré sélectivement par rapport au Si, laissant la fine couche de silicium collée au dessus du transistor inférieur. Le transistor supérieur peut alors être réalisé sur cette nouvelle zone active vierge.
Pour obtenir le collage des deux plaques, les oxydes de collage doivent répondre à certains critères récapitulés dans la figure 1.25.
Définitions:
Le critère le plus important est la rugosité de surface. C’est à l’échelle micrométrique qu’apparaissent des microrugosités. La mesure de la rugosité de surface est réalisée à l’aide d’un AFM (Atomic Force Microscope). La rugosité limite pour la réalisation d’un collage moléculaire est de 0.40.5nm RMS (RMS pour Root Mean Square, so it la moyenne quadratique de la hauteur pour l’analyse de la topographie de l’image).
L’oxyde de type HDP choisi répond bien à ce critère comme le montre la mesure de rugosité présentée en figure 1.26.
Pour obtenir la planéité de l’oxyde de collage côté substrat support, une étape de polissage 0.16nm RMS mécanochimique est réalisée. Les relevés profilométriques (cf. figure 1.27) ont montré que la topographie après planarisation est inférieure à 5 nm (mesure dans le bruit). Avec une surface mal planarisée, il se peut que le collage ne s’initialise pas du tout ou que le transfert du film semiconducteur soit partiel.
Stratégie d’alignement dans l’intégration 3D séquentielle
Pour aligner les différents niveaux de masques, la référence peut être prise sur le tout premier niveau de marque généré avant même le début de procédé de fabrication (marques dans le substrat) ou sur les différents niveaux de marques générés au cours du procédé de fabrication.
Le choix de la référence d’alignement dépend alors de la criticité de l’alignement au niveau densité et de l’état des marques d’alignement. Par exemple dans le cas de l’alignement d’un niveau contact dans une intégration planaire, la référence est souvent prise préférentiellement sur le niveau grille, car l’espacement contact grille est plus critique que l’espacement contact sur active au niveau densité.
D’autre part, les marques d’alignement peuvent être dégradées au cours du procédé, les performances d’alignement seront alors meilleures si on aligne sur les marques les moins dégradées.
Dans le cas d’une intégration planaire, une telle discussion sur le choix de la référence d’alignement, semble pertinente. Dans le cas de l’intégration 3D, le nombre de niveaux lithographiques augmentant, il semble plus intéressant de garder toujours la même référence au cours du procédé (à la condition, que les marques d’alignement ne subissent pas de dégradation).
C’est donc le choix de stratégie d’alignement que nous prendrons pour réaliser notre structure (cf.
figure 1.41).
Les voies d’améliorations possibles
Les caractéristiques du transistor Ge supérieur, sans être loin de l’état de l’art en termes de pente sous le seuil et de rapport ION/IOFF [Kamata09, Mitard08], peuvent cependant être améliorées en travaillant sur les points suivants :
1Amélioration de la qualité de l’interface oxydes emiconducteur :
La réalisation d’un capping Si a pour but de se ramener à une interface oxydesemiconducteur SiSiO 2 classique bien contrôlée en termes de densité d’état d’interface. Or une diffusion de Ge dans le capping est observée [Hartmann09] [Mitard08].
Mitard et al montrent qu’une partie des défauts d’interface sont liés à la diffusion du Ge dans le capping Si jusqu’à atteindre l’interface SiSiO 2. En réduisant le budget thermique de l’épitaxie (de 500°C à 350°C), ils parviennent à réduire la densité de défauts d’interface (d’environ d’un facteur 4), ainsi que la pente sous le seuil (de 20mV/dec pour atteindre 87mV/dec (Lg=10m)). Cette amélioration de la qualité d’interface s’accompagne d’une variation de la tension de seuil vers des valeurs plus cohérentes avec le dopage réel des zones actives.
En conséquence, la dégradation de la pente sous le seuil de nos dispositifs peut en partie être imputée à la présence de germanium à l’interface Si/SiO2. La réduction du budget thermique de l’épitaxie de silicium sur germanium peut alors permettre d’améliorer la pente sous le seuil de nos dispositifs, ainsi que leurs courants de conduction grâce à la suppression du contredopage responsable d’une chute de la mobilité des porteurs dans le canal [Romanjeck08].
Germaniuration des accès:
Cette étape permettrait de diminuer les résistances d’accès qui sont aux alentours de 900 Ohms.m (mesure sur la filière Ge actuelle) et ains i obtenir des courants de conduction plus élevés. L’état de l’art en termes de résistance d’accès sur transistors Ge germaniurés est de l’ordre de 140 Ohms.m. [Mitard08]
Optimisation du module de jonction :
Les dispositifs germanium actuels présentent actuellement de forts courants de fuite de jonctions. Même si ces fuites sont intrinsèquement plus importantes sur germanium que sur silicium à cause de son faible gap, les courants de fuites peuvent être réduits (i) en travaillant sur le profil de jonction. La réduction de l’abrupté peut permettre de diminuer le courant tunnel bande à bande (BTBT, Band To Band Tuneling) (ii) en améliorant la qualité du matériau via la réduction du courant tunnel assisté par piège (TAT, Trap assisted Tuneling), (iii) en diminuant les tensions d’alimentation.
Discussion préliminaire sur l’option Ge
A l’heure actuelle, la réalisation de transistors germanium compétitifs par rapport au transistor silicium nécessite de relever de nombreux défis technologiques. En premier lieu, la question du choix de l’empilement de grille permettant d’obtenir une bonne qualité d’interface et une pertinence pour des nœuds technologiques avancés (EOT<1nm) reste ouverte.
D’autre part, l’intérêt du germanium réside dans ses mobilités de porteurs plus importantes que dans le silicium (cas matériau massif). Or nous observons actuellement que les gains en mobilité obtenus dans les transistors sont relativement faibles (Gain de ~100% pour les trous [Chui03] [Yu04b] et gain inexistant dans le cas du nMOS (cf. Figure 2.20). De plus, les techniques de contraintes développées sur silicium montrent actuellement des bénéfices en mobilité supérieurs (par exemple une augmentation de mobilité de trous d’un facteur trois mesuré sur substrat (100) pour un stress uniaxial en compression selon <110> avec une contrainte de 2GPa et un facteur 2 sur la mobilité des électrons avec un stress uniaxial en tension selon <110> et une contrainte de 3GPa)) [Weber07]. Pour apporter un réel gain en mobilité par rapport au silicium, le germanium doit être contraint. Weber et al démontre un gain d’un facteur neuf pour les trous pour un substrat de Ge contraint [Weber05].
D’autre part, dans le cas où les performances du transistor nMOS resteraient aussi faibles que démontrées actuellement, une cointégration pFET Ge / nFET Si s’impose. Cette possibilité est facilement offerte par l’intégration 3D séquentielle, où les cellules CMOS peuvent être dessinées à cheval sur les deux niveaux empilés.
Cependant, l’impossibilité de réaliser des cellules CMOS sur germanium peut apparaître comme une limitation importante par rapport à l’option SOI/SOI. L’influence de ce paramètre sera discutée dans l’étude de gain en densité présentée au chapitre III.
De plus, les courants de fuite intrinsèquement plus importants sur germanium que sur silicium semblent limiter le germanium à des applications hautes performances. Or dans des circuits réels, il est nécessaire de pouvoir aussi réaliser des transistors à basse consommation (pour la SRAM par exemple). A CONTRARIO, le transistor silicium, avec ces fuites de jonction plus faible permet de réaliser des zones « haute performance » et « basse consommation » en adaptant la tension de seuil des transistors. En conséquence, l’option SOI/SOI semble plus pertinente pour réaliser des circuits intégrés.
MOSFETs Silicium à bas budget thermique
Description des variantes du lot d’étude
Les résultats présentés dans les parties suivantes ne sont pas des résultats obtenus sur un niveau de transistor intégré en trois dimensions. L’étude préliminaire sur un masque avec des dimensions plus avancées (LG jusqu’à 30 nm) que sur le masque 3D (LG limité à 0.5m), nous permet d’étudier par exemple l’évolution des effets canaux courts avec le procédé bas budget thermique.
Dans le cas du transistor SOI, la modification majeure du procédé de fabrication par rapport au transistor inférieur est le remplacement du recuit d’activation à haute température (1050°C) par une activation de type SPE à 600°C.
Comme la diffusion des dopants pour ce faible budget thermique est très faible, l’étape de réalisation du premier espaceur avant l’étape d’implantation des accès faiblement dopés (LDD Low Doped Drain) est supprimée de manière à réaliser la jonction à l’aplomb de la grille. (cf. Figure 2.21).
Des poches de dopage de type opposé à celui du transistor sont introduites afin de lutter contre les effets canaux courts (l’épaisseur du film est dans cette étude de 30nm, ainsi les transistors avec des longueurs de grilles avancées (<100nm) ne seront pas totalement déplétés). Les zones d’accès fortement dopées (HDD High Doped Drain) sont réalisées après la fabrication des espaceurs.
De manière à comparer le procédé SPER à une activation thermique classique, nous avons gardé la même architecture (sans premiers espaceurs). Ce schéma d’intégration n’est pas adapté pour des accès activés thermiquement, c’est pourquoi la référence aura un comportement détérioré en termes de contrôle des effets canaux courts par rapport à un transistor optimisé (avec les deux espaceurs).
Les variantes d’implantation sont résumées dans la table 3.1 : Une variante dans la profondeur des LDD a été réalisée.
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Table des matières
INTRODUCTION A L’INTEGRATION 3D SEQUENTIELLE
A- POURQUOI PASSER EN 3D
B- LES DIFFERENTES INTEGRATIONS 3D
C- L’INTEGRATION 3D SEQUENTIELLE (DE 1979 A 2009)
D- DESCRIPTION DU MANUSCRIT
CHAPITRE I LES BRIQUES TECHNOLOGIQUES DE L’INTEGRATION SEQUENTIELLE
A-VUE D’ENSEMBLE DES DEVELOPPEMENTS TECHNOLOGIQUES NECESSAIRES
B- STABILISATION DU MOSFET INFERIEUR
B-1-STABILISATION DU SILICIURE
B-1-1-Mise au point d’un siliciure adapté à l’intégration 3D séquentielle
B-1-2-Etat de l’art des siliciures dans l’intégration 3D séquentielle
B-2-STABILISATION DU MODULE DE JONCTION
C-REALISATION DE LA ZONE ACTIVE SUPERIEURE
C-1-LES TECHNIQUES
C-1-1-Les techniques de type « seed-window »
C-1-2-Le report de couche
C-1-3- Seed window versus report de couche..
C-2-LE COLLAGE DANS L’INTEGRATION SEQUENTIELLE
C-2-1-Les nouvelles problématiques
C-2-2-Caractérisation du collage
C-2-3-Amincissement du diélectrique inter-niveau .
C-2-4-Gravure des contacts à travers l’interface de collage
C-3-COMPARAISON A L’ETAT DE L’ART
D-L’ALIGNEMENT
D-1-MODIFICATION DES MARQUES D’ALIGNEMENT
D-2-COMPARAISON AVEC L’INTEGRATION 3D PARALLELE
D-3-STRATEGIE D’ALIGNEMENT DANS L’INTEGRATION 3D SEQUENTIELLE
E-REALISATION DU FET SUPERIEUR ; PROCEDES A BASSE TEMPERATURE
E-1-REPARTITION DES BUDGETS THERMIQUES
E-2-LE MOSFET GERMANIUM
E-3-LE MOSFET SILICIUM « BASSE TEMPÉRATURE »
E-3-1-Activation à basse température
E-3-2-Surélévation des sources et drains à basse température
F-INTERCONNECTIONS 3D
F-1-CONTACT CHEVAUCHANT
F-2-CONTACT TRAVERSANT
F-3-CONTACT INTERNE
G-CONCLUSION SUR LES DEVELOPPEMENTS DES BRIQUES 3D
CHAPITRE II CARACTERISATION ELECTRIQUE DE L’INTEGRATION COMPLETE
A-INTEGRATION REALISEES
B-ETUDE DES CARACTERISATION DU FET INFERIEUR
B-1-STABILITE DU SILICIURE INFERIEUR
B-2-CARACTERISATION DE L’EMPILEMENT DE GRILLE
C-CARACTERISTIQUES DE MOSFETS SUPERIEURS
C-1-PMOS GERMANIUM
C-1-1-LES RESULTATS OBTENUS
C-1-2-LES VOIES D’AMELIORATIONS POSSIBLES
C-1-3-CONCLUSION PRELMINAIRE SUR L’OPTION GE.
C-2-LE MOSFET SILICIUM BASSE TEMPERATURE
C-2-1-DESCRIPTION DES VARIANTES DU LOT
C-2-2-ANALYSE DES TENDANCES DES TESTS PARAMETRIQUES
C-2-3-PRESENTATION DES CARACTERISTIQUES UNITAIRES
C-2-4-CARACTERISATION DES RESISTANCES D’ACCES
C-2-5-CARACTERISATION DE L’EMPILEMENT DE GRILLE
D-DEMONSTRATION DE CELLULES EN 3D
D-1-L’INVERSEUR 3D
D-2-LA SRAM 6T 3D
CHAPITRE III LES PERSPECTIVES DE GAIN DE L’INTEGARTION 3D SEQUENTIELLE
A-LES PERSPECTIVES DE GAIN EN DENSITE
A-1-ETAT DE L’ART
A-2-METHODOLOGIE DE CONCEPTION
A-3-MISE AU POINT D’UN MANUEL DE REGLE DE DESSIN ADAPTE A L’INTEGRATION
A-4-REALISATION DE LA BIBLIOTHEQUE DE CELLULES
A-5-SYNTHESE LOGIQUE
B- LES PERSPECTIVES DE GAIN EN PERFORMANCE
B-1-GAIN EN PERFORMANCE SUR DES TRANSISTORS UNITAIRES
B-1-1-LE CAS SOI/SOI
B-1-2-LE CAS GEOI/SOI
B-2-GAIN EN DELAI DANS LES INTERCONNECTIONS
C-ETUDE DE COUT
C-1-PRESENTATION DE L’ETUDE
C-2-RESULTATS
D-CONCLUSION GENERALE SUR L’ETUDE REALISEE.
CHAPITRE IV LES PERSPECTIVES DE GAIN DE L’INTEGARTION 3D SEQUENTIELLE
A-LA STRUCTURE3D UTILD
A-1-PREAMBULE SUR L’INTERET DE LA MODIFICATION DYNAMIQUE DE TENSION DE SEUIL
A-2-DIMENSIONNEMENT POUR OBTENIR UN COUPLAGE CONSEQUENT
A-3-EVOLUTION EN FONCTIONDU DESALIGNEMENT ET CAS AVEC GRILLES EMPILEES DE LONGUEURS DIFFERENTES
A-4-LA REALITE TECHNOLOGIQUE
B-LES MEMOIRES SRAM
B-1-LES MEMOIRES SRAM3D
B-2-LES PROBLEMATIQUES DE CONCEPTION DE CELLULES SRAM
B-3-LA SRAM 4T 3D UTILD
B-3-1-Présentation de la SRAM 4T et analyse de sa stabilité
B-3-2-Positionnement des transistors en 3D
B-3-3-Analyse des résultats
B-4-LA SRAM 6T 3D UTILD
B-4-1-Présentation du modèle compact
B-4-2-présentation de la SRAM 6T et analyse de sa stabilité..
B-4-3-Positionnement des transistors et analyse des résultats.
C- LES MEMOIRES FLASH
D- APPLICATION AUX IMAGEURS FORTEMENT MINIATURISES
CONCLUSION GENERALE
PUBLICATIONS DE L’AUTEUR
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Soutenance mémoire
