Caractérisation de la couche de silicium polymorphe par ellipsométrie spectroscopique

Télécharger le fichier pdf d’un mémoire de fin d’études

Structures et matériaux

Il existe plusieurs types de structures de transistors en couches minces définies selon la position de la couche active par rapport à la couche dopée et selon la position du contact de grille (dessus ou dessous). De même, on utilise divers matériaux pour remplir la fonction de couche active. Les recherches sur les performances et les objectifs de production bas coût ont amené les industriels à envisager plusieurs matériaux pour les couches actives de transistors en couches minces. Nous allons découvrir ces différentes structures et les différents matériaux dans ce paragraphe.

Différentes structures de TFT

La structure d’un TFT est définie par la position de la couche active, de l’isolant de grille et des électrodes source / drain. Les structures de TFT les plus fréquemment rencontrées sont représentées Fig.5. Ces structures se divisent en 2 parties : les structures dans lesquelles le contact de grille et les contacts drain/source sont disposés de chaque coté du semi-conducteur, dites « staggered », et les structures dans lesquelles les contacts de grille, drain et source sont du même coté du semi-conducteur, dites « coplanaires ». Dans les structures « staggerred », on distingue la structure dans laquelle la grille est au-dessus du semi-conducteur, dite structure « grille dessus » ou top gate (souvent notée TG), et la structure ou la grille est en-dessous de la couche active, dite structure « grille dessous » ou bottom-gate (BG, inverted staggered). De même, on retrouve dans les TFT de structures « coplanaires », la structure coplanaire simple, où les contacts sont au dessus de la couche active, et la structure coplanaire inversée dans laquelle les contacts sont sous la couche active.
Les matériaux utilisés et l’ordre des dépôts, dont dépend la qualité des interfaces, vont fixer les performances et les caractéristiques électriques des TFTs. On utilisera donc différentes structures selon les performances visées (matériaux, ordre des dépôts) ou selon les coûts de production désirés (nombre de masques de lithographie). C’est pour cela que les fabricants d’écrans plats utilisent majoritairement la technologie BG-TFT. En effet, cette structure est réalisée avec moins de masques de lithographie que son équivalent coplanaire inversé, soit un gain au niveau des coûts de production. De même, la couche active de ces TFTs est en silicium amorphe hydrogéné (a-Si:H) et l’isolant de grille utilisé et le nitrure de silicium (SiN) qui est déposé à basse température (environ 300°C) et qui possède une bonne interface avec le a-Si:H [14].
Selon la structure désirée, différentes précautions sont à prendre en compte au niveau du procédé de fabrication :
• Dans le cas d’un TFT coplanaire, les électrodes de grille, drain et source, ainsi que la couche d’isolant de grille sont situées sur le même plan que la couche active. On prendra pour exemple une couche active de silicium amorphe hydrogéné et un isolant de grille en nitrure de silicium car ce sont les matériaux les plus utilisés dans le domaine des écrans plats. De ce fait, le SiN de grille est déposé sur la couche de a-Si:H. Ces dépôts sont réalisés séquentiellement par PECVD à basse température (environ 300°C). Il est donc nécessaire de bien contrôler la puissance de dépôt afin de ne pas endommager la couche active près de l’interface ou se trouvera le canal d’électrons accumulés lors du fonctionnement du TFT. Il est également important de veiller à ce qu’il n’y ait pas d’offset entre la grille et les contacts source/drain car cela peut amener de fortes résistances séries au niveau des contacts dans les régions d’offset. [15]
• Dans le cas d’un Top Gate TFT, on commence par le dépôt des contacts source/drain. Pour obtenir un contact de faible résistance, on dépose une couche de silicium amorphe hydrogéné dopée n (n+ a-Si:H) sur les électrodes source/drain. Cela permet d’avoir un contact ohmique et de favoriser la collecte de porteurs au niveau du drain
Ce dépôt de n+ a-Si:H sur les contacts source/drain doit être gravé avant de déposer la couche de a-Si:H intrinsèque (couche active). Lors de cette étape la couche de n+ a- Si:H se retrouve à l’air, il faut donc être attentif à ce qu’il n’y ait pas une couche d’oxyde qui se forme à l’interface. Ensuite, on dépose séquentiellement dans une chambre PECVD les couches de a-Si:H et d’isolant de grille. On prendra donc soin, tout comme pour les TFT coplanaires, de bien contrôler la puissance de dépôt de l’isolant afin de ne pas dégrader l’interface avec le a-Si:H [10]. Pour la structure Top Gate, on utilise généralement le dioxyde de silicium (SiO2) plutôt que le SiNx en tant qu’isolant de grille car le SiO2 permet d’obtenir une meilleure mobilité des porteurs [16].
• Dans la structure Bottom-Gate, on distingue deux technologies : la gravure du canal arrière (BCE : Back Channel Etching) et la gravure avec barrière (ES : Etch Stopper). La technologie BCE utilise un masque de lithographie de moins que la technologie ES car on utilise les contacts source/drain comme masque pour la gravure de la couche n+ a-Si:H. Cependant, il n’y a pas de sélectivité de gravure entre la couche active et la couche dopée ce qui implique que la couche active doit être plus épaisse dans ce cas précis car pour s’assurer que la couche n+ est bien gravée entre la source et le drain, on grave une petite épaisseur de la couche active [17]. Ceci est une étape critique de la fabrication de BCE BG-TFT. La technologie ES utilise une couche barrière, généralement une couche de SiNx, afin de stopper la gravure de la couche n+. Il en découle que la couche active est d’une épaisseur moindre que dans le cas de la technologie BCE. La plupart des fabricants d’écrans plats utilisent la technologie BCE. D’une part, car elle nécessite une étape de lithographie en moins. D’autre part, la technologie BCE permet le dépôt séquentiel des couches isolant/ couche active/ couche dopée alors que la technologie ES nécessite le dépôt d’une couche barrière.
Dans le cadre de cette thèse, les TFTs sur lesquels nous avons travaillés sont des TFT grille dessous avec gravure par canal arrière, avec une couche active en silicium amorphe ou polymorphe (§4§) et un isolant de grille en nitrure de silicium. Ceci de façon à être le plus proche possible de ce qui se fait actuellement chez les fabricants d’écrans plats.

Différents matériaux et problématiques associées

Depuis de nombreuses années, la technologie du silicium amorphe est majoritairement utilisée pour la fabrication de TFTs dans le domaine des écrans plats. Les industriels ont fait de gros efforts afin de diminuer les couts de production et la technologie a atteint une grande maturité. Bien que ce matériau soit le plus utilisé, beaucoup d’autres ont fait leur apparition ces dernières années, notamment les oxydes transparents et les semi-conducteurs organiques. Dans notre cas, nous nous intéresserons uniquement aux matériaux à base de silicium. Dans ce paragraphe, le silicium amorphe sera présenté et il nous servira de référence pour le reste du travail de thèse. Nous aborderons également le silicium polycristallin (poly-Si), qui a attiré nombre de fabricants désireux d’intégrer les éléments de commande sur un même substrat. Il s’agit du second matériau le plus utilisé pour les écrans plats. Ces dernières années, les chercheurs ont proposés une alternative à ces deux matériaux qu’est le silicium microcristallin (µc-Si :H ou nc-Si :H). Ce matériau, qui est toujours à l’étude dans divers laboratoires de recherche, sera également présenté.

Le silicium amorphe

La technologie silicium conventionnelle, basée sur des wafers de silicium cristallin, est incompatible avec les besoins de l’électronique grandes surfaces de par leur cout, la taille limitée des wafers de silicium ainsi que leur opacité. De même, les TFTs doivent être compatibles d’un point de vue technologique avec les substrats en verre et plastique. Ceci exclu les technologies basées sur le silicium cristallin pour lequel les températures des procédés sont de l’ordre de 600 à 1000°C, qui sont des températures qui ne conviennent pas à de tels substrats. De ce fait, de nouvelles techniques ont été développées afin de pouvoir déposer du silicium sur de grandes surfaces à des températures basses (approximativement de 200°C à 500°C).
Le Comber et al. ont été les premiers à montrer que l’on pouvait réaliser des composants avec du silicium amorphe [3]. La méthode communément utilisée pour obtenir le silicium amorphe est la déposition chimique en phase vapeur assistée par plasma, Plasma Enhanced Chemical Vapor Deposition (PECVD), par décomposition de gaz silane et d’hydrogène. Le silicium ainsi obtenu est amorphe, ce qui signifie qu’il a une structure désordonnée avec des angles et des distances interatomiques différents ainsi que des liaisons non saturées, dites liaisons pendantes (dangling bonds). Un schéma 2D de la structure atomique du a-Si et du silicium cristallin est présenté Fig.6. Les liaisons pendantes introduisent des états de défauts dans la bande interdite du semi-conducteur appelés défauts profonds (deep defect states), qui limitent les propriétés de transport [18], de même que les différences de longueurs et d’angles des liaisons Si-Si créent des états sous la bande de conduction et de valence, appelés états de queue de bande (band tail states). Afin de « passiver » les liaisons pendantes, donc diminuer la densité de défauts profonds afin d’améliorer les propriétés de transport, on ajoute de l’hydrogène pendant le dépôt. Le matériau ainsi obtenu est appelé silicium amorphe hydrogéné, noté a-Si:H.
Les dépôts PECVD de a-Si:H sont réalisés à basse température, le plus souvent sur des substrats en verre, peu couteux. De même les dépôts de a-Si:H sont très homogènes sur de grandes surfaces [19]. Ces deux éléments ont permis à la technologie silicium amorphe de s’imposer dans les domaines de l’électronique grande surface et du photovoltaïque. Pour des raisons de coûts, la structure la plus couramment rencontrée est la structure dite bottom-gate (BG), qui nécessite moins de masques et offre la meilleure interface silicium amorphe / isolant de grille.
Le silicium amorphe hydrogéné, lorsqu’il est utilisé comme couche active dans un TFT, présente une mobilité de l’ordre de 0.1 à 1cm²/Vs et un très faible courant de fuite. La faible valeur de la mobilité d’effet de champ est due à la densité importante de défauts de queue de bande et de défauts profonds. En effet, les électrons sont successivement piégés et relâchés des ces défauts ce qui induit une faible mobilité [20]. Ceci n’entrave pas l’utilisation du a- Si:H comme matériau de base pour les TFTs d’un AMLCD. Le TFT, dans ce cas précis, joue le rôle de commutateur et ses propriétés lui permettent de remplir pleinement ce rôle. Le silicium amorphe hydrogéné peut également être utilisé dans les écrans avec circuits d’adressage intégrés de petites tailles ne nécessitant pas des vitesses de fonctionnement très rapides [21-22]. Cependant, dès lors que l’écran devient plus grand (plus de lignes à adresser) ou que l’on souhaite des vitesses de fonctionnement plus rapides, le silicium amorphe va poser problème du fait de sa faible mobilité (~ 0.5 cm2/V.s) [23].
Un autre inconvénient des TFTs en silicium amorphe hydrogéné est leur instabilité vis-à-vis d’un stress électrique [6-15-24-25]. Lorsqu’il est soumis à une tension prolongée sur sa grille, on observe une dérive de la tension de seuil VT du TFT ainsi qu’une diminution de son courant de drain IDS. Nous avons vu plus haut (§2.1§) que dans le cas d’un pixel LCD, le TFT joue le rôle d’interrupteur et qu’il est adressé pendant des temps très courts, de l’ordre de quelques dizaines de microsecondes, afin de transmettre le signal vidéo, puis il est désélectionné. La stabilité n’est donc pas un problème majeur dans ce cas précis. Cependant, nous avons vu que dans le cas d’un pixel OLED (§2.2§) le transistor T2 agit comme une source de courant pour l’OLED. Ceci signifie que le transistor doit fournir un courant constant et stable afin que l’OLED émette de la lumière de façon stable et uniforme, ce qui représente un stress électrique beaucoup plus long que dans le cas d’un pixel LCD. L’utilisation du a-Si:H pour de tels pixels nécessitent au minimum l’utilisation de circuits externes pour compenser la dérive de tension de seuil [26], mais même cette solution n’est pas suffisante la plupart du temps.
A l’heure actuelle, cette instabilité électrique est le principal inconvénient qui empêche la mise en œuvre de matrices actives pour écrans plats OLED à base de a-Si:H.

Le silicium polycristallin

Le silicium polycristallin est un matériau « hétérogène » dans le sens où il est constitué de grains de silicium cristallin séparés par des joints de grain (silicium amorphe). Les grains de silicium cristallin sont de tailles variables. Il existe plusieurs techniques d’obtention du silicium polycristallin, noté également poly-Si. L’une d’entre-elles, appelée solid-phase crystallization pour cristallisation en phase solide, consiste à appliquer un recuit thermique à des températures de 600-700°C à une couche de silicium amorphe préalablement déposée. Il peut également être déposé directement par décomposition de silane SiH4 à une température d’environ 600°C à basse pression. Ce procédé est appelé Low Pressure Chemical Vapor Deposition (LPCVD). Il apparait clairement que de tels procédés réalisés à de fortes températures ne sont pas compatibles avec les substrats verres ou plastiques utilisés dans le domaine des écrans plats. Il existe cependant une méthode permettant d’obtenir ce qu’on appelle du LTPS, soit Low Temperature PolySilicon, qui satisfait les conditions de température. Il s’agit de cristalliser une couche de silicium amorphe préalablement déshydrogénée, à l’aide d’un pulse laser, le plus souvent excimère. La déshydrogénation du silicium est nécessaire car la présence d’atomes d’hydrogène dans la couche de a-Si:H provoque des craquements ou de l’ablation de matière lorsque l’on applique le laser. Cette déshydrogénation est réalisée par recuit thermique à une température d’environ 400°C. L’utilisation du faisceau laser n’entraine pas de dommage pour le substrat [27]. La qualité du matériau dépend grandement de la puissance du laser, du temps d’exposition, de la stabilité du faisceau. Selon les conditions de cristallisation, le poly-Si sera composé de grains de tailles différentes, possédant des orientations cristallines différentes et un nombre de défauts dans les joints de grain plus ou moins important. Ces défauts, comme dans le cas du silicium amorphe, détériorent ses propriétés électriques. La densité de défauts est diminuée par la réhydrogénation de la couche de poly-Si après la cristallisation laser qui, comme dans le cas du a-Si:H, permet de saturer les liaisons pendantes présentes dans les joints de grains. A noter que la densité de défauts dans le poly-Si reste très réduite comparé à la densité de défauts dans le a-Si:H, ce qui explique que le poly-Si présente de meilleures propriétés électriques que le silicium amorphe. En effet, les mobilités d’effet de champ peuvent varier de quelques dizaines de cm²/V.s à plusieurs centaines de cm²/V.s pour les électrons[28] et des mobilités pouvant atteindre plus de 100 cm²/Vs pour les trous en utilisant un laser continu [29]. Ceci permet d’intégrer le poly-Si dans la réalisation de circuits d’adressage des matrices actives. La consommation des écrans peut même être réduite en utilisant des circuits CMOS. De même, les TFTs en poly-Si présente une stabilité électrique nettement supérieure à celle des TFTs en a-Si:H, ce qui leur permet d’être intégrés dans un AMOLED en tant que source de courant de l’OLED.
Le poly-Si présente également des inconvénients qui expliquent que l’on ne le trouve pas dans tous les écrans AMLCD ou AMOLED. Tout d’abord, le poly-Si possède un gap très proche du Si cristallin (1.1eV). Il apparait donc que lorsque l’on applique une tension modérément ou fortement négative sur un TFT en poly-Si, un courant OFF va circuler du fait de la création d’un effet tunnel entre les bandes de valence et conduction. Pour un TFT intégré dans un pixel, cela signifie que la capacité de stockage va se décharger du fait de la présence de ce courant tunnel. Lorsqu’il s’agira d’écrans de grandes dimensions, on exclura également les TFTs en poly-Si. En effet, le poly-Si présente une mauvaise homogénéité spatiale, due à l’étape de cristallisation laser au cours de laquelle l’apparition de joints de grain n’est pas contrôlée et leur positionnement est aléatoire. Ces problèmes d’homogénéité entrainent une variation de la tension de seuil VT ainsi que de la mobilité. De même, le coût de production d’écrans utilisant la technologie poly-Si est très important de par la mise en œuvre du procédé. L’utilisation d’un laser, l’implantation de dopants pour améliorer les contacts et le temps d’un cycle de production sont autant d’éléments qui vont faire que la technologie poly-Si sera utilisée uniquement pour des écrans de petites et moyennes dimensions. Pour des écrans de grandes dimensions, la technologie du silicium amorphe sera préférée car elle revient moins chère à mettre en œuvre et présente une très bonne homogénéité sur les grandes surfaces.
Néanmoins, la technologie du silicium polycristallin peut encore connaitre des améliorations. Des efforts sont faits afin d’améliorer l’homogénéité sur de grandes surfaces [29]. L’élément le plus contraignant reste le coût de fabrication. D’un autre coté, la technologie silicium amorphe a presque atteint ses limites pour les applications d’afficheurs OLED. La mobilité des électrons restera de l’ordre du cm²/V.s et sa stabilité électrique ne sera jamais celle du poly-Si. Cependant, dans l’optique de conserver un coût de fabrication faible et d’améliorer les performances électriques, la recherche s’est tournée vers de nouveaux matériaux, comme le silicium microcristallin, µc-Si :H, également appelé silicium nanocristallin. Le prochain paragraphe va nous permettre de présenter ce matériau et de passer en revue ses principales propriétés.

Le silicium microcristallin

Le silicium microcristallin est apparu il y a plusieurs décennies déjà, à la fin des années 60. Ce matériau a été la première alternative proposée pour parer aux inconvénients que l’on retrouve avec le silicium amorphe et le silicium polycristallin. Il est composé de cristallites de tailles variables, allant de 10 à 100nm, d’une phase amorphe et de vide. Afin d’être compatible avec la technologie a-Si, il n’est pas question d’utiliser un laser. Le matériau est déposé par PECVD, de la même façon que le silicium amorphe, en changeant les conditions et donc la chimie de dépôt. Plusieurs techniques de dépôt existent : la technique des plasmas alternés (LBL, Layer By Layer) ou la dissolution de silane (SiH4) ou de gaz fluorés (SiF4). Il y a trois phases distinctes pendant le dépôt : une première phase amorphe, au début du dépôt, appelée phase d’incubation. Ensuite une phase dans laquelle les cristallites font leur apparition, appelée phase de nucléation. Enfin, une troisième phase où cristallites, amorphe et vide coexistent [30]. Il en découle que la partie supérieure du dépôt sera la plus cristallisée. Ce sera dans cette partie que les électrons auront la meilleure mobilité. Pour des applications nécessitant une certaine rapidité de fonctionnement, on privilégiera la structure Top Gate [31].
Concernant les caractéristiques électriques, il a été montré que le silicium microcristallin est un matériau sensible aux différentes étapes du procédé de fabrication [32]. En effet, Oudwan et al. ont constaté la présence d’oxygène à l’arrière du canal. Cette contamination provoque l’apparition d’un courant de fuite parasite lorsque le TFT est en régime bloqué. En effet, les atomes d’oxygène créent des états dans le gap du matériau, facilitant ainsi la circulation d’un courant, même lorsque le TFT est en régime bloqué. De même, ce matériau a un gap de l’ordre de 1.2eV, ce qui plus proche du silicium cristallin que du silicium amorphe. Cela conduit, lorsque que l’on applique de fortes tensions négatives, à la création d’un courant tunnel entre les bandes de valence et conduction, ce qui n’est pas souhaitable en vue d’une utilisation dans une matrice active. Des solutions ont été proposées afin d’éviter la contamination à l’oxygène et le courant tunnel. Par exemple, il a été proposé de déposer un fine couche de a-Si:H entre le µc-Si :H et le SiN de grille [33]. En ce qui concerne la stabilité électrique, différents groupes ont montré que les TFTs à base de µc-Si :H était plus stables que les TFTs à base de a-Si:H [34] [35].
Nous avons donc vu que le silicium microcristallin utilise les mêmes procédés de fabrication bas cout, homogène et à faible température que le a-Si:H, ce qui est recherché par les fabricants d’afficheurs de grandes dimensions. Des solutions ont été proposées afin de garantir un courant en régime bloqué très faible. La stabilité électrique du µc-Si:H est meilleure que celle du a-Si:H et cependant moins bonne que celle du poly-Si. Cependant, contrairement au silicium amorphe et au silicium polycristallin, ce matériau n’est pas encore en production mais seulement à l’étude dans les laboratoires.
A présent nous allons présenter le sujet de cette thèse, à savoir le silicium polymorphe et le silicium cristallisé 3D. Dans ces paragraphes, nous indiquerons seulement les généralités.

Le silicium polymorphe

Dans le cadre de cette thèse, nous nous intéressons à un nouveau type de matériau à base de silicium, le silicium polymorphe (également noté pm-Si :H). Ce matériau a été créé il y a une dizaine d’années par l’équipe du Dr P. Roca i Cabarrocas, dans le cadre d’une étude sur les plasmas basses pressions, la décomposition du silane et la synthèse de nanocristaux [36] [37]. Lors de cette étude, il a été montré que sous des conditions de dépôt PECVD proches de la formation de poudre, les radicaux et agrégats présents dans le plasma contribuent au dépôt et à la croissance de la couche déposée. Le matériau ainsi obtenu est composé de nanocristallites d’environ 2nm de diamètre incorporés dans une matrice de silicium amorphe relaxé. Il s’agit donc d’un matériau déposé avec les mêmes techniques de dépôt peu couteuses que le silicium amorphe. La figure 7 montre la vitesse de dépôt en fonction de la pression pour un mélange spécifique.
Les premières études réalisées sur le pm-Si :H ont eu pour but d’étudier ses propriétés électriques et optoélectroniques [38] [39]. Elles ont montré que le pm-Si :H avait de meilleures caractéristiques de transport que l’a-Si:H et que les couches minces en pm-Si :H avaient une densité de défauts plus faible. L’amélioration de ces propriétés de transport et ses bonnes propriétés optoélectroniques ont naturellement amené les chercheurs à envisager le silicium polymorphe comme matériau de substitution au silicium amorphe pour la fabrication de cellules solaires.
La possibilité de déposer ce matériau en utilisant les mêmes conditions bas coût que pour le silicium amorphe, combiner à l’amélioration des caractéristiques de transport, font du pm-Si :H un candidat également intéressant en tant que couche active des TFTs. Par la suite, il a été montré qu’on pouvait intégrer le pm-Si :H dans des structures de types TFTs avec des caractéristiques électriques à l’état de l’art du silicium amorphe [40] et quelques années plus tard, on observait une amélioration des ces propriétés [41] avec des résultats montrant une amélioration de la stabilité électrique pour des TFTs à bas de pm-Si :H.
Tout comme le a-Si:H, le pm-Si :H montre un courant en régime bloqué de l’ordre de 1 à 10pA. De même, la bande interdite du pm-Si:H est de l’ordre de 1.75 eV, ce qui est proche du a-Si:H et plus important que pour le µc-Si:H pour lequel Eg = 1.2eV. Par conséquent, l’apparition d’un courant tunnel pour de fortes tensions de grille est peu probable dans le cas de composants en pm-Si:H.
Ces différents points font du silicium polymorphe comme une alternative plausible au silicium amorphe hydrogéné pour la conception de TFTs pour des applications aux écrans plats à matrice active. Cependant, le matériau n’a pas encore été étudié plus en « profondeur », surtout du point de vue de la stabilité électrique et du courant en régime bloqué. Dans le cadre de cette thèse, on s’intéressera dans un premier temps aux mécanismes responsables de la dérive de la tension de seuil lors d’un stress électrique. Puis nous mènerons une étude matériau afin d’en savoir plus sur la structure de ce matériau. Cette dernière étude nous permettra d’établir des liens éventuels entre les améliorations observés d’un point de vue électrique et la structure du matériau polymorphe.

Nouvelle méthode de cristallisation du silicium

Nous avons vu dans le paragraphe §3.2.2§ que le poly-Si dit « LTPS » était la solution choisie pour des applications grandes performances sur de petites dimensions. L’inconvénient majeur de cette technologie, en plus du cout élevé de fabrication, est l’inhomogénéité spatiale. La taille des grains est aléatoire et il n’y a pas de périodicité de grain, ce qui empêche l’intégration de cette technologie pour l’électronique grande surface. Il apparait donc, exception faite de son cout important, que la technologie poly-Si LTPS pourrait être utilisée si lors de la fabrication de la couche polycristalline on pouvait garantir une taille de grains homogène ainsi que la périodicité de ces grains. La question est donc : comment mettre en œuvre une technique de cristallisation du silicium afin d’obtenir des grains homogènes à partir d’un laser pulsé comme dans le cas du poly-Si LTPS ?
Une solution pourrait consister à obtenir une périodicité de points chauds. Un point chaud étant une petite zone soumis à un laser pulsé à l’intérieure de laquelle le silicium se cristalliserait. Cette périodicité de points chauds entrainerait la périodicité des grains et éventuellement de la taille des grains. Il s’agit donc de structurer le matériau. Cette idée a été avancée par Berger et al. [42] suite à des résultats obtenus lors de gravure sous interférences. Nebel et al. [43] ont obtenu un réseau 2D avec une période allant de 0.5 à 10µm dans des couches de silicium amorphe de 100 à 400 nm d’épaisseur déposées sur verre en utilisant les interférence de 3 faisceaux générés par un laser pulsé Nd :YAG. De même, il a été montré qu’il était possible de réaliser une croissance de structures tri-périodiques par décomposition de précurseurs en phases gazeuses dans un champ d’interférences 3D [44]. Dès lors, nous avons envisagé la possibilité de cristalliser du silicium amorphe à l’aide d’un réseau d’interférences, dans le but d’obtenir une couche structurée de points chauds qui seraient cristallisés et de points froids qui ne le seraient pas.
Le but de cette expérience est de tenter de cristalliser périodiquement le silicium amorphe par interférences laser 3D. Pour cela nous utiliserons le système optique et le laser utilisé dans [44]. Tout comme dans le cas de la cristallisation laser « classique », on dépose préalablement du silicium amorphe hydrogéné par PECVD puis la couche est déshydrogénée avant la cristallisation laser. La différence par rapport au procédé « classique » se situe donc au niveau de la cristallisation elle-même, et plus précisément au niveau du laser et du système optique. Nous avons vu que les méthodes de cristallisation actuelles consistent à appliquer directement le laser sur la couche amorphe à cristalliser. Dans notre cas, le faisceau laser, d’une longueur d’onde de 355nm, traverse un système optique dans lequel il va être séparé en 4 faisceaux d’intensités différentes. Cet interféromètre est constitué de miroirs à angles droits en silice fondue et de cubes polarisants qui permettent au faisceau incident d’être séparé en 4 faisceaux et de les faire converger en un même point. La superposition de ces 4 faisceaux lasers va créer un phénomène d’interférences. De rigoureux calculs mathématiques [45] ont permis, en adaptant la polarisation ainsi que l’intensité et la géométrie de ces faisceaux, d’obtenir un réseau d’interférences 3D avec la plus haute symétrie possible (i.e. pseudo CFC) ainsi qu’un contraste d’intensité maximal. Nous souhaitons donc obtenir une couche structurée (réseau CFC) de zones cristallisées et de zones qui ne le seraient pas. Le but est ici de vérifier la cristallisation périodique de la couche de silicium amorphe. Ceci permettrait de contourner les problèmes d’homogénéité que l’on retrouve lors de cristallisation laser « classique ». Nous avons donc réalisé différentes expériences dans lesquelles nous avons fais varier les conditions : puissance du faisceau incident et nombre de pulses (10 ns). Par la suite nous avons fabriqué des TFTs afin de vérifier si nous améliorions l’homogénéité de la cristallisation.

3.4. Rapport ION/IOFF
Le courant ON est le courant maximal mesuré dans le régime passant. Dans le cadre d’applications aux écrans plats, celui-ci doit être le plus fort possible afin de bien charger la capacité de stockage (AMLCD/AMOLED) et de sorte que la luminosité de l’OLED soit maximum (AMOLED). De même, le courant OFF doit être le plus faible possible de façon à maintenir la tension du pixel constante le plus longtemps possible. Celui-ci est pris comme étant la valeur la plus faible de courant dans le régime bloqué. Lorsqu’il s’agit de comparer ces valeurs entre TFT ou entre technologies, celles-ci sont prises à VD et VG données. Ces valeurs de courant dépendent des dimensions des TFTs, de la qualité des interfaces, des niveaux de dopage et de la mobilité.
Le rapport ION/IOFF correspond, comme son nom l’indique, au rapport entre les courants ON et OFF. Celui-ci doit être le plus grand possible pour une qualité d’image maximale, car il permet, par exemple, de garantir un bon état transparent et opaque d’une cellule d’un écran LCD. Pour des TFTs en a-Si:H conventionnels, le rapport ION/IOFF est de l’ordre de 106 [13]. Du fait de sa faible conductivité, il est aisé d’obtenir un faible courant OFF avec le a-Si:H. Cependant, le courant ON est limité par la mobilité des électrons dans le a-Si:H qui est plus faible (de l’ordre de 0.5 à 1 cm/V.s) que pour le silicium cristallin [14]. Nous avons trouvé un rapport ION/IOFF également de l’ordre de 106 pour les TFTs en pm-Si:H.

Courant OFF dans les TFTs en pm-Si:H – Comparaison avec les TFTs en µc-Si:H

Le courant OFF, ou courant de fuite, revêt une grande importance pour les TFTs de sélection de pixel des matrices actives. Nous avons donc étudié l’évolution du courant OFF dans nos TFTs en pm-Si:H ainsi que dans des TFTs en µc-Si:H, tout d’abord avec une approche phénoménologique avec des mesures en fonction des dimensions des TFTs et dans un second temps avec des mesures d’énergies d’activation du courant de fuite.

Effets des dimensions du canal

Précédemment, nous avons indiqué que les études menées sur les TFTs en µc-Si:H montrent un fort courant de fuite, de l’ordre du nA. D’un autre coté, les TFTs en pm-Si:H ont un courant de fuite (IOFF) faible, de l’ordre du pA. A notre connaissance, le courant OFF dans les TFTs en pm-Si:H n’a pas été étudié. Nous avons donc décidé d’étudier l’évolution de la caractéristique de transfert en fonction des dimensions du canal du TFT afin d’expliquer les différences observées avec les TFTs en µc-Si:H en ce qui concerne le courant de fuite de drain lorsque les TFTs ont en régime bloqué. Nous commencerons tout d’abord par aborder les résultats obtenus sur le µc-Si:H lors de la thèse de Maher Oudwan [15]. La Figure 14 représente les caractéristiques de transfert obtenues pour des TFTs en µc-Si :H, en régime saturé, pour des L et W variables [15].

Table des matières

INTRODUCTION GENERALE
CHAPITRE 1 GENERALITES ET OBJECTIFS
1. Applications des transistors en couches minces
2. Ecrans plats à matrice active
2.1. Pixel LCD
2.2. Pixel OLED
3. Structures et matériaux
3.1. Différentes structures de TFT
3.2. Différents matériaux et problématiques associées
4. Le silicium polymorphe
5. Nouvelle méthode de cristallisation du silicium
6. Objectifs
CHAPITRE 2 FABRICATION ET CARACTERISATION DE TFTs A BASE DE pm-Si:H
1. Fabrication de transistors en couches en minces à base de silicium polymorphe
1.1. Etapes technologiques
1.2. Transfert technologique du procédé pm-Si:H
1.3. Caractérisation de la couche de silicium polymorphe par ellipsométrie spectroscopique
2. Caractérisation électrique
2.1. Dispositif de caractérisation électrique des TFTs
2.2. Courbe de sortie ID-VD
2.3. Courbe de transfert ID-VG
3. Extraction des paramètres
3.1. Mobilité µ
3.2. Tension de seuil VTH
3.3. Pente sous le seuil S
3.4. Rapport ION/IOFF
4. Courant OFF dans les TFTs en pm-Si:H – Comparaison avec les TFTs en µc-Si:H
4.1. Effets des dimensions du canal
4.2. Mesures d’énergies d’activation du courant de fuite
5. Conclusion
CHAPITRE 3 STABILITE DE TRANSISTORS EN COUCHES MINCES EN SILICIUM POLYMORPHE
1. Mécanismes responsables de la dérive de la tension de seuil VT dans le silicium amorphe hydrogéné.
1.1. Création d’états
1.2. Piégeage de charges
1.3. Mise en évidence des mécanismes de dérive
2. Evolution des caractéristiques de transfert selon différentes conditions de tension de grille.
2.1. Stress sous faible VG : VG = 12 V
2.2. Stress sous VG modéré : VG = 20 V
2.3. Stress sous fort VG : VG = 30 V
2.4. Stress sous VG négatif : VG = -30 V
2.5. Stress sous fort VD: VD = 10 V
2.6. Synthèse
3. Modélisation de la dérive de la tension de seuil avec une équation de type « stretched exponential ».
4. Effet de la relaxation et de la récupération par application d’une tension opposé sur des TFTs stressés
4.1. Relaxation
4.2. Reverse bias annealing
5. Comparaison avec le silicium amorphe
6. Conclusion
CHAPITRE 4 ANALYSE STRUCTURALE DU SILICIUM POLYMORPHE
1. Spectroscopie Raman
2. Etude par Microscope Electronique à Transmission
2.1. Préparation d’échantillons
2.2. Observations TEM
3. Etude par diffraction des rayons X Synchrotron
3.1. Principe de l’expérience
3.2. Echantillons
3.3. Détecteurs
3.4. Mesures à forte énergie (26kev)
3.5. Mesures à faible énergie (7keV)
4. Conclusion
CHAPITRE 5 CRISTALLISATION D’UNE COUCHE MINCE DE SILICIUM AMORPHE PARINTERFEROMETRIE LASER
1. Cristallisation par interférométrie laser
1.1. Aperçu des méthodes de cristallisation existantes
1.2. Principe théorique de la cristallisation par interférométrie laser
1.3. Mise en place expérimentale
1.4. Cristallisation de silicium amorphe par interférométrie laser
2. Caractérisation des couches traitées par laser
2.1. Observation microscope optique
2.2. Diffraction de rayons X
2.3. Observation au Microscope Electronique à Transmission
2.4. Révélation joints de grain
3. Fabrication de TFTs
3.1. Conditions de cristallisation
3.2. Procédé de fabrication de TFTs circulaires
3.3. Problèmes rencontrés lors du procédé de fabrication
4. Mesures TLM : vérification de l’activation des dopants après implantation
5. Conclusion
CONCLUSION GENERALE ET PERSPECTIVES

Télécharger le rapport complet