Soutenance mémoire
Méthodes de résolution
On peut déjà citer quelques règles permettant de limiter les effets de diaphonie en modifiant l’implémentation du PCB, ou les technologies de composants utilisées :
Paramètres Géométriques :
– Augmenter l’espacement entres les lignes ( : S).
– Limiter la longueur des interconnexions de façon à ce que les temps de propagation soient inférieurs au temps de montée du signal.
– Préférer le routage orthogonal (en XY), pour les signaux se trouvant sur des couches adjacentes, cela limitera les longueurs de couplage.
– Séparer les interconnexions critiques par des lignes de garde qui doivent être régulièrement reliées à la masse [HUANG 2007]. Sans cette mise à la masse, la ligne de garde pourrait s’avérer inutile, voire même amplifier et transmettre à la victime la perturbation générée par le signal agresseur.
– Limiter la longueur de couplage sur une même couche ou sur deux couches superposées.
– Utiliser des plans de référence uniformes pour minimiser les cavités dans les plans et avoir un courant de retour le plus direct possible [YU 2002].
Paramètres Technologiques :
– Préférer les matériaux ayant une constante diélectrique faible et maîtrisée, ce qui permet d’obtenir un temps de propagation moins important.
– Utiliser des technologies d’entrées/sorties présentant les niveaux de tension les plus faibles possibles pour les signaux rapides peu sensibles.
– Utiliser des technologies de composants, présentant des temps de montée faible, ou utiliser des résistances séries pour augmenter ce temps de montée.
La théorie nous permet de quantifier simplement la tension induite lors d’un couplage entre deux lignes adaptées. Cependant, en réalité les interconnexions sur nos circuits ne présentent habituellement pas d’adaptation avec les buffers d’entrée/sortie. Les résistances séries sont uniquement implantées sur des signaux rapides et très critiques, mais dans la plupart des cas la sortie se modélise simplement par la résistance interne du buffer (10-30 ). Les entrées des buffers ne sont pas adaptées et se comportent comme des circuits à haute impédance. Les comportements des couplages FEXT et NEXT sont alors différents et ne peuvent pas être définis à l’aide des équations analytiques 11 et 13. Généralement ils sont déterminés en utilisant des logiciels de simulation.
La stabilité des masses et des alimentations
Bruit induit dans les circuits d’alimentation
Le circuit d’alimentation source de courant et de tension est généralement encombrant et ne peut souvent pas être directement connecté aux transistors présents au sein des circuits intégrés. Les courants devront donc traverser des interconnexions, des plans d’alimentations, des fils de bondings avant d’alimenter les transistors (figure 18). Tous ces éléments présentent une résistance et une inductance propre. Les courants traversant ces éléments vont donc créer des fluctuations de tensions à l’arrivée.
Les inductances internes aux composants affectent à la fois les très hautes et les hautes fréquences (>1 GHz), le boîtier du composant aura un effet sur les moyennes et hautes fréquences (10 MHz-1 GHz). Enfin l’inductance des plans et des interconnexions ainsi que le régulateur vont affecter les moyennes et basses fréquences (<1 MHz).
Ces fluctuations au niveau des tensions d’alimentation et de masse peuvent générer des dysfonctionnements sur l’alimentation des circuits intégrés :
– La diminution de la tension d’alimentation au niveau du buffer peut ralentir sa commutation et entraîner des problèmes sur les temps de commutation,
– La dégradation du signal pourra également introduire des erreurs de timing en sortie des transistors,
– La baisse de la tension peut aussi réduire la dynamique du signal, à un niveau inférieur du seuil de commutation, qui laisserait le buffer dans un état indéterminé,
– L’augmentation de la tension risque d’engendrer, si elle dépasse un certain niveau, le vieillissement prématuré du composant voire sa destruction,
– La fluctuation de tension peut être induite sur un transistor voisin dû à une diaphonie et/ou à un bruit de commutation.
Impédance cible
L’évaluation des réseaux d’alimentation ou Power Distribution Network (PDN) s’effectue aussi bien à l’aide :
– d’analyses temporelles pour quantifier la valeur de la fluctuation de tension induite,
– d’analyses fréquentielles pour observer les résonances et antirésonances produites par les capacités et inductances présentes dans le réseau.
L’étude temporelle permet d’observer si la variation de tension respecte la contrainte d’ondulation alors que l’étude fréquentielle est utilisée pour définir le découplage à implanter pour obtenir un réseau d’alimentation stable par rapport à une contrainte d’impédance.
Le réseau d’alimentation
Plusieurs éléments constituent un réseau d’alimentation (figure 20). Tout d’abord le régulateur de tension, puis aux fréquences où l’impédance du régulateur devient supérieure à l’impédance cible, il est nécessaire d’avoir une source pour maintenir le niveau de tension. Pour cela on utilise des condensateurs de découplage :
– Les condensateurs « réservoirs » nécessaires pour les basses fréquences sont placés juste à la sortie du régulateur de tension (tantales / chimiques).
– Les condensateurs qui permettent de découpler les fréquences entre 1 MHz et 1 GHz (céramiques).
Enfin, pour les très hautes fréquences les plans font office de découplage. De nouvelles technologies apparaissent aujourd’hui, avec la mise en place de condensateurs de découplage à l’intérieur du circuit intégré sur les broches d’alimentation. Ces condensateurs permettent de découpler les hautes et très hautes fréquences.
Optimisation du réseau d’alimentation
La mise en place d’un réseau d’alimentation stable requiert de limiter au maximum l’impédance du plan d’alimentation pour que ce dernier soit inférieur à l’impédance cible. Pour cela, il faut que la tension respecte un niveau précis de variation et donc qu’elle ne rencontre pas d’éléments inductifs qui la ferait fluctuer à des niveaux non-désirés.
Ci-dessous une liste de règles à suivre pour limiter les variations de tension :
– Proscrire l’utilisation d’interconnexions dans les réseaux d’alimentation et préférer l’utilisation de plans (Shape).
– Utiliser des boîtiers de condensateurs les plus petits possible pour limiter les éléments parasites (ESL et ESR) ou composants spécifiques (ex : X2Y).
– Limiter l’inductance créée par la liaison du condensateur aux plans Vdd et GND .
– Placer les plans d’alimentation et de masse le plus proche possible pour réduire la boucle inductive.
– Placer plusieurs condensateurs en parallèle de façon à réduire l’ESL et l’ESR.
La mise en œuvre d’un réseau devient de plus en plus complexe. En effet, les évolutions technologiques engendrent des niveaux de tension ne tolérant pratiquement plus de variation et des plages de fréquence à découpler sont toujours plus grandes. Les fabricants proposent aujourd’hui les réseaux de découplages qu’il serait nécessaire d’appliquer, mais cela va à l’encontre des contraintes de l’industrie :
– Le nombre de condensateurs à implanter est physiquement impossible à mettre en œuvre sur les cartes hautes densités car la place ne le permet pas.
– Pour découpler l’ensemble des fréquences, les constructeurs proposent un nombre important de valeurs de condensateurs ; l’industrie essaye de limiter le nombre de références pour minimiser les coûts de production.
La mise en œuvre d’outils de simulation est donc primordiale pour étudier le meilleur compromis à réaliser sur nos circuits.
Les bruits de commutations simultanées
Un dernier point à examiner sur les cartes rapides et complexes est l’interaction entre l’Intégrité de Signal et l’intégrité des alimentations, c’est-à-dire les interférences que l’on peut trouver entre le signal et l’alimentation. On appelle ce phénomène Switching Simultaneous Noises (SSN) ou Switching Simultaneous Output (SSO), qui est le bruit induit sur les alimentations par des commutations simultanées d’E/S. Des commutations simultanées vont induire des chutes importantes des niveaux d’alimentation et se répercuter sur des signaux utilisant ces mêmes alimentations. Ce phénomène est de plus en plus présent sur les cartes du fait du nombre croissant d’entrées/sorties sur les circuits intégrés. Les commutations simultanées engendrent l’instabilité des plans d’alimentation et dégradent les niveaux de sorties des transistors : commutations non souhaitées et retards sur les lignes.
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Table des matières
INTRODUCTION GÉNÉRALE
CHAPITRE I CONTEXTE DE L’ÉTUDE
I. BESOINS ET CONTRAINTES INDUSTRIELLES
I.1. Introduction
I.2. Description d’une carte électronique
I.3. Evolution de la complexité des cartes
I.4. Besoins de l’industrie
II. L’INTÉGRITE DE SIGNAL
II.1. Introduction
II.2. Immunité aux bruits
II.3. Les phénomènes de réflexion
II.3.1. Ligne de transmission
II.3.2. Phénomènes de désadaptation
II.3.3. Terminaison de ligne
II.4. La diaphonie
II.4.1. Diaphonie NEXT et FEXT
II.4.2. Diaphonie paire et impaire
II.4.3. Méthodes de résolution
II.5. La stabilité des masses et des alimentations
II.5.1. Bruit induit dans les circuits d’alimentation
II.5.2. Impédance cible
II.5.3. Contraintes technologiques
II.5.4. Le réseau d’alimentation
II.5.5. Optimisation du réseau d’alimentation
II.6. Les bruits de commutations simultanées
II.6.1. Description du phénomène
II.6.2. Impact du phénomène sur l’intégrité des alimentations et l’intégrité du signal
II.6.3. Solutions à mettre en œuvre
II.7. Analyse des timings
II.7.1. Principe
II.7.2. Les délais de transmission
II.7.3. Les temps de Setup et Hold
II.8. Liens séries rapides
II.9. Conclusion partielle
III. LES OUTILS DE CONCEPTIONS ASSISTÉ PAR ORDINATEUR (CAO)
III.1. Introduction
III.2. Intégration de la simulation d’intégrité de signal dans la conception
III.2.1. Introduction
III.2.2. Description du processus de conception
III.3. Les différents outils de simulation
III.3.1. Les simulateurs SPICE
III.3.2. Les simulateurs Electromagnétiques
III.3.3. Les simulateurs pré et post-routage
III.4. Modèles de simulation
III.4.1. Modèles SPICE
III.4.2. Modèles IBIS
III.4.3. Modèles HSPICE
III.5. Conclusion
CHAPITRE II DÉMONSTRATEURS DE TEST
I. INTRODUCTION
II. ÉTUDE SUR VÉHICULE DE TEST
II.1. Objectifs
II.2. Définition de l’architecture
II.2.1. Arbre d’alimentation
II.2.2. Arbre d’horloge
II.2.3. Empilage du circuit imprimé
II.3. Définition des scénarios
II.3.1. Réflexion
II.3.2. Diaphonie
II.3.3. Bruits de commutations simultanées
II.3.4. Stabilité des alimentations
II.3.5. Liens séries rapides
III. ÉTUDE D’UN PRODUIT RÉEL
IV. CONCLUSION
CHAPITRE III ÉTUDE DES IMPÉDANCES CARACTÉRISTIQUES ET DE LA RÉFLEXION SUR LES LIGNES
I. INTRODUCTION
II. CARACTÉRISATION DE L’EMPILAGE
III. INFLUENCE DE LA FABRICATION SUR L’IMPÉDANCE DES PISTES
III.1. Introduction
III.2. Étude du coupon de test
III.3. Étude et mesures de micro-sections
III.4. Conclusion partielle
IV. INFLUENCE DU ROUTAGE SUR L’IMPÉDANCE DES PISTES
IV.1. Plan de masse partiel – Calcul analytique
IV.2. Superposition de lignes – Étude en 2 dimensions
IV.3. Ligne droite et ligne sinueuse – Etude en 3 dimensions
IV.4. Conclusion partielle
V. MESURE DE RÉFLECTOMETRIE SUR CUIVRE NU
V.1. Conditions de mesure
V.1.1. Matériel utilisé
V.1.2. Interprétation des mesures
V.1.3. Limitation introduite par la mesure
V.2. Mesure de la variabilité de l’impédance caractéristique
V.3. Superposition ligne et plan
V.4. Ligne droite et ligne sinueuse
V.5. Conclusion partielle
VI. ÉTUDE DE L’IMPACT DU ROUTAGE ET DE LA FABRICATION SUR LA QUALITÉ DU SIGNAL
VI.1. Présentation de l’outil de simulation
VI.2. Étude de corrélation entre la mesure et la simulation
VI.2.1. Conditions de la mesure
VI.2.2. Conditions de simulation
VI.2.3. Validation des résultats de simulation
VI.3. Étude de l’impact de la variation de l’impédance sur l’allure d’un signal
VI.4. Conclusion partielle
VII. CONCLUSION ET PERSPECTIVES
CONCLUSION GÉNÉRALE
