Bruit basse fréquence comme outil de diagnostic non destructif

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Mobilité des porteurs

La mobilité des porteurs caractérise l’aptitude de ceux-ci à se déplacer dans le canal. Ce paramètre est influencé par plusieurs effets: le champ longitudinal, l’orientation du réseau du canal, la température opérationnelle…

Mécanismes de collisions[Sah’72]

Au sein d’une même structure MOS, la mobilité des porteurs est fortement impactée par les mécanismes de collision, principalement, la collision sur les phonons, sur la rugosité de surface et sur les centres coulombiens:
• Collisions sur les phonons ( ph) : elles sont dues aux vibrations du réseau qui ont lieu lorsque la température opérationnelle est supérieure au zéro absolu. Lorsque cette température est inférieure à 100K, il s’agit de phonons acoustiques qui donnent lieu à des collisions élastiques. Pour des températures plus élevées (mais inférieures à 340 K), on parle de phonons optiques. Ce type de collisions est dominant en faible inversion.
• Collisions sur les centres coulombiens ( c) : Elles se manifestent en faible inversion et à faible température lorsque les collisions sur les phonons ne sont pas dominantes. Ce type de collisions résulte des emplacements aléatoires des sites chargés prés du canal. Ces sites sont, généralement, localisés à proximité de l’interface Si/SiO2. Leurs emplacements aléatoires impactent le déplacement des porteurs dans le canal et modifient leurs mobilité.
• Collisions sur la rugosité de surface ( SR) : Les impuretés de surface, localisées à l’interface Si/SiO2, présentent une source importante de collision qui dépend de la structure de chaque composant. Ces collisions ne dépendent pas de la température et sont dominantes à fort champ électrique. Ainsi, elles sont fortement liées à la densité de charge de la zone d’inversion et de déplétion.
L’effet de ces mécanismes de collision est relié à la température et à la densité de porteurs dans le canal. Cette dépendance est décrite dans la Figure I. 3 : à basse température et en faible inversion, ce sont les collisions sur les phonons et sur les centres coulombiens qui influencent la mobilité effective. En forte inversion et indépendamment de la température, ce sont les collisions sur la rugosité de surface qui prédominent[Takagi’94].

Les courants ION et IOFF

Le courant IOFF représente le courant de drain du transistor à l’état bloqué. Autrement dit, lorsqu’aucune polarisation n’est appliquée à l’électrode de drain. Idéalement, ce courant devrait être nul.En réalité il ne peut pas l’être compte tenu des courants de fuites circulant dans le canal. Le courant IOFF est responsable de la dissipation de la puissance [Andrieu’2005] qui limite la miniaturisation des composants MOSFETs.

Le courant ION est la valeur maximale que peut atteindre le courant de drain à tensions nominales (VDS = VGS = VDD). Il impacte directement le délai intrinsèque du transistor. Les courants IOFF et ION renseignent sur la performance du MOSFET.

Vitesse de saturation des porteurs, Vdrift

C’est la vitesse maximale des porteurs dans le canal, notée Vdrift. En régime de saturation, ces porteurs de charges sont appelés des porteurs chauds vu leur énergie potentielle très élevée. Ceci entraine des phénomènes d’ionisation et dégrade la structure du transistor ce qui modifie ses performances électriques [Ghibaudo ’97].

La miniaturisation des MOS entre avantages et inconvénients

La réduction des dimensions géométriques des composants à l’échelle nanométrique a permis d’améliorer leur qualité et d’augmenter la densité d’intégration à très grande échelle. Cette approche est connue sous le nom de « loi de Moore » [Moore’65]. Une loi qui prévoit que le nombre de transistors sur une même puce doublera presque tous les deux ans. Cependant, la miniaturisation des MOSFETs s’accompagne des effets parasites affectant la performance de ces composants [Khann’2004, Skotnicki’2000, Szelag’99].

Effet de confinement des porteurs

La réduction prononcée del’épaisseur de la couche d’oxyde et des dimensions du transistor entraine un champ électrique très élevé à l’interface Si/SiO2. Ceci induit le confinement des porteurs dans un puits de potentiel très étroit. Ceci fait apparaitre des niveaux d’énergie discrets dans ce puits. Cet effet de confinement de charge influence significativement les propriétés du transistor. Particulièrement, il augmente la dispersion de la tension de seuil [Fiori’01, Fiori’02, Fiori’03].

Courant tunnel

En diminuant l’épaisseur de l’oxyde de grille, des courants de fuite peuvent apparaitre [Yang’2004, Gehring’2004, Claeys’2002]. Pour des épaisseurs inférieures à 3 nm, la barrière de potentiel oxyde/semi-conducteur (SiO2/Si) devient tellement mince que les porteurs passent directement par effet tunnel de la grille au canal.

Aussi, avec la réduction de la longueur de grille, la distance entre la source et le drain devient de plus en plus réduite. Ceci affaiblit la barrière de potentiel source/canal/drain. Ainsi, les porteurs peuvent passer facilement par effet tunnel de la source au drain [Chang’2000, Wang’2002, Munteanu’2003, Wakabayashi’2004]. Cet effet présente une des limitations majeures de la miniaturisation des dispositifs MOS vu qu’il impacte directement le courant IOFF [Yang’2004].

Transport balistique

Pour des polarisations élevées, la vitesse des porteurs atteint une limite de saturation. Cette vitesse est limitée par des mécanismes de collision et de dispersion dans le canal. Pour les nouveaux transistors nanométriques, vu la longueur réduite de la grille, ces mécanismes n’impactent plus le transport des porteurs. Ces derniers traversent alors le canal directement.

Ce qu’on appelle le transport balistique. Dans ce cas- là, la vitesse des porteurs est beaucoup plus importante que la vitesse de saturation.

Impact sur la mobilité

La mobilité des porteurs est contrôlée significativement par les champs vertical et longitudinal. Avec l’augmentation du champ électrique vertical, la densité des porteurs est plus importante, induisant une réduction de leur mobilité à travers des collisions. Pour un champ longitudinal supérieur à 105V/m, la température des porteurs de charge accélérés vers le drain est susceptible de dépasser celle du réseau cristallin, créant ainsi des porteurs chauds.

Effets de canaux courts

En diminuant la longueur de grille, la partie de la charge contrôlée par les jonctions de source et de drain devient non négligeable devant celle effectivement contrôlée par la grille, ce qui induit une réduction de la tension de seuil. Ce phénomène est connu sous le nom d’effet de partage de charges (charge sharing). A polarisation de drain élevée, un autre phénomène devient important: c’est l’effet DIBL (pour Drain Induced Barrier Lowering). Il se traduit par une réduction de la hauteur de barrière source/substrat à fort V induisant également une diminution de la tension de seuil. Il en résulte une augmentation du courant de drain avec la tension de drain en régime de saturation. Un autre effet parasite apparait suite à la réduction de l’épaisseur de l’oxyde de grille, c’est le courant de fuite GIDL (« Gate Induced Drain Leakage »). D’autres effets parasites sont créés entrainant la dégradation du fonctionnement du transistor comme le courant de perçage, le courant inverse de fuite des jonctions source/canal, canal/drain (RSC « Reverse Short Channel »)…

Effets de porteurs chauds

En régime de saturation, les porteurs de charges peuvent acquérir des énergies supérieures à la température thermique du réseau– il s’agit alors des porteurs chauds. L’injection de ces porteurs cause une génération de défauts localisés au voisinage du drain, charges piégées dans l’oxyde et/ou création d’états d’interface, ce qui entraîne une dérive des caractéristiques de ces dispositifs et par la suite une dégradation des performances électriques.

Solutions pour remédier aux inconvénients de la miniaturisation des MOS

Pour guider les fabricants dans leur approche de miniaturisation des transistors, des lois de réduction d’échelle ont été proposées par Dennard [Dennard’74], Baccani [Baccani’84] …

Ces lois proposent des facteurs d’échelle à prendre en compte dans la réductions des dimensions du transistor. Pour des dimensions fortement submicroniques, afin de continuer la miniaturisation des transistors tout en évitant au mieux les effets néfastes, d’autres approches ont apparu, connues sous le nom de « More Moore » et « More than Moore ». De nouveaux procédés, architectures et matériaux ont vu le jour afin de poursuivre la quête du doublement de la puissance de calcul tous les deux ans utilisant des technologies silicium. Il s’agit de l’approche « More Moore ». La stratégie « More Than Moore » a pour objectifs d’améliorer les performances des MOSFET en utilisant d’autres matériaux et de créer des systèmes compacts de type Microelectromechanical system (système micro-électro-mécanique, MEMS) et System on Chip (syst`eme sur puce, SoC). Dans ce qui suit, on présente les principales méthodes et technologies adoptées pour minimiser les effets parasites de la miniaturisation et améliorer les propriétés des transistors (More Moore).

Oxyde de grille

Avec la réduction d’échelle des transistors, l’oxyde de grille est devenu de plus en plus mince. Ceci augmente significativement les courants de fuites. Ainsi, en passant d’une épaisseur d’oxyde de 30 Å (ou 3 nm) à 10 Å (ou 1 nm), ces courants sont multipiliés par 8 [ Buss’2005].

Pour palier à cet effet indésirable, le SiO2 a cédé sa place à de nouveaux diélectriques caratérisés par une haute permitivité « high-k » comme le SiN, le SiON, le TiO … Ces isolants permettent de garder les performances électriques de l’oxyde (capacité) avec une épaisseur plus importante. On évalue ces diélectriquesen terme d’épaisseur équivalente d’oxyde EOT (« Equivalent Oxide Thickness »). Ceci signifie l’épaisseur réelle du SiO2 qu’il faudrait pour obtenir la même valeur de capacité d’oxyde. Elle est donnée par : et (I.13) sont respectivement la permittivité relative du diélectrique high-k et du SiO.2 Thk est l’épaisseur du matériau high-k.

Cependant, ces nouveaux matériaux ont plusieurs limites. A titre d’exemple, ils engendrent une réduction de la mobilité due aux interactions coulombiennes et avec les phonons optiques. Et une dérive de la tension de seuil à cause des pièges à l’interface et charges dans l’oxyde. Aussi, le dépôt d’un diélectrique high-k sur le silicium crée une couche de silice de mauvaise qualité qui dégrade le bon fonctionnement du transistor, ’oùd la nécessité d’introduire une couche interfaciale d’oxyde de silicium. Parmi les diélectriques high-k utilisés en emplilement avec une couche interfacile et une grille métalique, on trouve l’oxyde d’hafnium (HfO2) et le silicate de hafnium nitruré (HfSiON).

Grille métallique

L’utilisation de grille en polysilicium a posé plusieurs problèmes. Particulièrement, la réduction du couplage grille/canal à cause de la déplétion de la grille, et le contre dopage du canal à cause de la pénétration du bore de la grille polysilicium fortement dopée vers le canal à travers l’oxyde fin. Alors pour s’affranchir de ces problèmes, la grille en polysilicium a été remplacée par une grille métalique. Cette dernière présente une faible résistance, une meilleure integrité électrostatique et une meilleure compatibilité avec les oxydes high-k.

Les métaux les plus promoteurs sont le nitrure du titane (TiN) et le nitrure de tantale (TaN).
Ils sont caractérisés par un niveau de Fermi proche du milieu de gap du silicium en régimede bandes plates, ce qu’on appelle matériau de type « midgap » [Allegret’2006].

Techniques de contraintes mécaniques

C’est l’une des techniques les plus utilisées ces décennies afin d’améliorer le transport des porteurs dans le canal. L’application des contraintes mécaniques entraine des déformations au niveau du cristal. Ceci change les propriétés électroniques du transistor. Particulièrement la mobilité des porteurs qui est améliorée suite à la réduction des mécanismes de collisions. Ainsi, le courant dans le canal augmente. Le type de contrainte diffère selon le type du MOSFET. Pour les pMOS, on adopte des contraintes de compression, alors que pour les nMOS, on opte pour des contraintes de traction.

Silicium contraint sur isolant « sSOI »

Il s’agit d’une contrainte globale appliqué sur le substrat. C’est-à-dire que toute la surface du substrat est contrainte. Elle consiste à faire le dépôt par épitaxie d’une couche fine de Si sur un substrat en SiGe. Ce substrat est caractérisé par une maille plus grande que celle du silicium. Ainsi, ce dernier est soumis à une contrainte en traction en deux axes (figure I.5)

[Claeys’2008]. Cependant, la diffusion et l’accumulation des atomes de Germanium à l’interface Si/SiO2 augmente la densité des pièges dans l’oxyde et à l’interface. Ceci accroit le courant de fuite de grille et réduit la mobilité. Pour faire face à ces limites, un substrat en silicium est lié à l’empilement précédemment décrit de manière à ce que le SiOsoit entre le nouveau substrat et la couche de Si contrainte (figure I.6). Ensuite, le substrat de Ge Figure I. 5est retiré pour obtenir finalement une structure multicouche avec du silicium contraint directement sur la couche isolante (sSOI). Cette technique est appelé le « Smart Cut».

Evolution vers des nouvelles architectures

MOSFET à multi-grilles

Le transistor bulk atteignant ses limites vis-à-vis du contrôle des effets de canaux courts pour les longueurs de grille inférieures à 30 nm. D’autres architectures technologiques ont donc vu le jour. Les structures multi grilles apparaissent comme étant une approche permettant l’amélioration des performances des dispositifs MOS. Ces structures sont reconnues comme un candidat prometteur pour satisfaire les exigences de l’IRDS. Grâce à la multiplication du nombre de grilles un bon contrôle du canal par la gri lle est assuré [Colinge’2007, Collaert’2008]. Plusieurs structures multi-grilles (MuGFET) ont été proposées, parmi elles, le PiGate, le TriGate, le FinFET, le transistor à grille enrobante GAA, l’OmegaFET,… Ces dispositifs sont considérés parmi les architectures les plus prometteuses pour les générations technologiques, plus innovantes et plus intégrées.
La double-grille, rend le transistor MOS plus robuste qu’avec une simple grille vu le contrôle simultané du potentiel de surface aux deux interfaces du film du silicium. Les effets de canaux courts sont donc réduits. Aussi, le caractère symétrique de la distribution du potentiel électrostatique induit un champ nul au milieu du film ce qui permet d’augmenter la mobilité, réduire les phénomènes parasites liés aux fluctuations de dopants et, simultanément, augmenter la probabilité de transport balistique dans le cas des canaux courts.

Technologie FDSOI UTBOX

Comme nous l’avons vu précédemment, la technologie SOI est devenue l’une des filières les plus prometteuses pour la fabrication de circuits intégrés. Cette technologie est considérée comme un fort moyen pour développer les frontières de la microélectronique par la miniaturisation avancée des transistors MOS et par les architectures innovantes qu’elle peut offrir. Généralement, Le substrat SOI est constitué d’un film de silicium monocristallin non intentionnellement dopé (dopage de l’ordre de 1015-1016 at.cm-3), isolé du substrat de silicium par un oxyde enterré appelé BOX (pour Buried OXide). La zone active du transistor sera définie dans la couche de silicium supérieure.
Comparé à des transistors sur silicium massif, la SOI présente deux nouveaux paramètres physiques entrants en considération: l’épaisseur du film de silicium actif, notée TSi, et l’épaisseur de l’oxyde enterré, notée TBOX. Deux catégories de transistors MOSFET peuvent être réalisées grâce aux substrats SOI. Quand T est important (supérieur à 50nm), la zone de Si déplétion n’atteint pas le BOX. On observe ainsi une zone neutre. Dans ce cas on parle de transistors « partiellement déplétés » ou PDSOI (Partially Depleted SOI). Si non, quand l’épaisseur du film de silicium est suffisamment mince pour que la zone de déplétion atteigne le BOX, on parle de transistors « complètement déplétés » ou FDSOI (Fully Depleted SOI). Dans ce manuscrit, cette architecture sera étudiée en détails.

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Table des matières

Introduction générale
Chapitre I : Rappel sur le fonctionnement du MOSFET et son développement
Introduction
I.1. Structure de base du MOSFET
I.2. Principe de l’effet de champ
I.3. Régimes de fonctionnement du MOSFET
I.4. Mobilité des porteurs
I.4.1. Mécanismes de collisions
I.4.2. Mobilité à faible champ et mobilité effective
I.5. Autres paramètres caractéristiques du MOSFET
I.5.1. Tension de seuil
I.5.2. Résistances d’accès
I.5.3. Pente sous le seuil
I.5.4. Les courants ION et IOFF
I.5.5. Vitesse de saturation des porteurs, Vdrift
I.6. La miniaturisation des MOS entre avantages et inconvénients
I.6.1. Effet de confinement des porteurs
I.6.2. Courant tunnel
I.6.3. Transport balistique
I.6.4. Impact sur la mobilité
I.6.5. Effets de canaux courts
I.6.6. Effets de porteurs chauds
I.7. Solutions pour remédier aux inconvénients de la miniaturisation des MOS
I.7.1. Oxyde de grille
I.7.2. Grille métallique
I.7.3. Techniques de contraintes mécaniques
I.8. Evolution vers des nouvelles architectures
I.8.1. MOSFET à multi-grilles
I.8.2. Technologie FDSOI UTBOX
Conclusion
Chapitre II. Performances en statique et en saturation a différentes T
Introduction
II.2. Banc de mesure
II.3. Extraction des paramètres électriques en régime linéaire
II.3.1. Méthodologie de la fonction Y
II.3.2. Méthodologie de la fonction Y à faible température (< 40 K)
II.4. Extraction des paramètres en régime de saturation
II.4.1. Extraction de VDsat et IDsat
II.4.3. Extraction du DIBL
II.5. Résultats et discussion
II.5.1. Résultats obtenus en régime linéaire
II.5.2. Résultats obtenus en régime de saturation
Conclusion
Chapitre III : Bruit basse fréquence comme outil de diagnostic non destructif
Introduction
III.1. Généralités
III.1.1. Bruit blanc
III.1.2. Bruit de génération-recombinaison
III.1.3. Bruit en 1/f ou bruit excédentaire
III.3. Modélisation du bruit basse fréquence dans les MOSFETs
III.4. Spectroscopie de bruit
III.4.1. Analyse du bruit de génération-recombinaison
III.4.2. Méthodologie de la spectroscopie de bruit de génération-recombinaison
III.4.3. Rappel sur les types de pièges
III.5. Densité de pièges dans le film de Silicium
III.6. Résultats et discussion
III.6.1. Bruit en 1/f
III.6.2. Qualité du processus d’oxydation
III.6.3. Qualité du film de Si
Conclusion
Chapitre IV : Mise en évidence de phénomène inhabituel et des effets quantiques à faible température
Introduction
IV.1. Mise en évidence à faible température d’un comportement inhabituel dans les caractéristiques de la transconductance
IV.1.1. Phénomène observé
IV.1.2. Hypothèse 1 : Effet Kink Linéaire
IV.1.3. Hypothèse 2 : Effet tunnel à travers des dopants diffusés des extensions de source et de drain
IV.1.4. Impact de la polarisation de la grille arrière
IV.1.5. Analyse sur l’origine du comportement inhabituel de gm par le bruit basse fréquence
IV.2. Mise en évidence d’effets quantiques à température cryogénique
IV.2.1. Résultats en courant continu à 4.2K
IV.2.2. Bruit basse fréquence à 4.2K et liaison avec les effets quantiques
Conclusion
Chapitre V : Synthèse
Conclusion générale
Annexe
Bibliographie