Soutenance mémoire
Architectures à canaux entièrement déserté (FD)
Pour les technologies avancées, l’utilisation de transistors à canaux entièrement désertés (FD : Fully Depleted) devient obligatoire pour limiter les effets dit de canaux courts et assurer un bon contrôle électrostatique ce qui augmente les performances. Deux approches sont actuellement en concurrence dans l’industrie:
➤ l’architecture FinFET ou Tri-gate qui exploite la troisième dimension afin de former des canaux avec un facteur de forme (hauteur/largeur) nettement supérieur à 1. Ces canaux ont une largeur de l’ordre de 10 nm et sont appelés Fins.
➤ l’architecture FDSτI planaire où le film de silicium est amincis (<10 nm) sur un isolant afin d’être entièrement déserté.
L’électrostatique dans un transistor à effet de champ et ses limites
Régimes de fonctionnement de la capacité MOS sur Si massif
La capacité MOS est un élément clé du transistor MτSFET puisque c’est celui-ci qui module le passage du courant par effet de champ électrostatique. On distingue trois régimes en fonction de la valeur du potentiel de surface ȥs situé à l’interface entre l’oxyde de grille et le semi-conducteur. Dans le cas du nMOS, où le silicium du substrat est de type P, on distingue :
➤ Le régime d’accumulation : ȥs<0 soit VG<VFB
Le champ électrique vertical attire les porteurs majoritaires (les trous) à l’interface oxyde/silicium. La capacité est en accumulation et le transistor est à l’état bloqué. La tension de bandes plates VFB est la tension de grille (VG) qu’il faut appliquer afin que la courbure de bande entre la surface et le semi-conducteur soit nulle (ȥs=0).
➤ Le régime de déplétion ou de désertion : 0 < ȥs < Φf soit VG>VFB
où Φf est le potentiel déterminant le niveau de Fermi (EF,SC) dans le volume du semi-conducteur .
➤ Le régime d’inversion: ȥs > Φf
Lorsque ȥs = Φf, les porteurs minoritaires sont aussi nombreux que les porteurs majoritaires en surface. Pour des valeurs plus élevée de ȥs, on se retrouve dans la configuration inverse puisque ce sont les porteurs minoritaires qui se retrouvent plus nombreux. Ce régime peut être divisé en deux parties :
– le régime d’inversion faible : ȥs < βΦf
– le régime d’inversion forte : ȥs > βΦf soit VG>VT .
La concentration des porteurs minoritaires en surface devient alors supérieure à la concentration des porteurs majoritaires dans le volume. Le nombre de porteurs libres et la charge d’inversion Qinv du canal augmentent exponentiellement avec ȥs. Dans le cas d’un substrat de type σ les porteurs majoritaires sont les électrons, les porteurs minoritaires les trous et les dopants ionisés sont des donneurs. Les signes des charges et des potentiels sont inversés par rapport au cas d’un substrat P mais le raisonnement ne change pas.
Le contrôle électrostatique dans les canaux courts
Les effets de canaux courts (SCE : Short Channel Effects) sont des effets parasites qui ont pour conséquence de diminuer le contrôle électrostatique du canal par la grille. Dans un transistor à canal long, la polarisation de la grille entraine un champ électrique vertical qui déserte le canal puis amène au régime d’inversion pour une tension de grille plus importante. La grille contrôle ainsi la barrière de potentiel entre la source et le drain. Lorsque la longueur des transistors et du canal diminuent, l’influence des zones de déplétion créées par les source/drain n’est plus négligeable : la barrière de potentiel entre la source et le drain diminue pour une polarisation de grille donnée (et à faible VDS). Cette influence particulière est parfois notée SCE bien que l’appellation d’effets canaux courts englobe d’autres phénomènes. Un deuxième effet canal court vient se rajouter lorsque qu’une tension est appliquée sur le drain.
FD : FinFET
Architecture et fabrication
L’architecture FinFET est une des alternatives possibles aux transistors planaires sur silicium massif (bulk) pour les nœuds sub-γβnm. Intel a été le premier à annoncer l’utilisation du FinFET en production pour le nœud ββ nm. TSMC opte aussi pour cette solution pour le nœud 1θ nm de même que Samsung et Globalfoundries pour le nœud 14 nm à venir. Nous allons détailler quelques caractéristiques techniques de la technologie utilisée par Intel et décrites dans [Auth12] et [Chipworks].
Morphologie des fins
Il est nécessaire de visualiser le transistor en trois dimensions afin de comprendre l’architecture FinFET . Le courant passe de la source (S) au drain (D) dans un canal à fort rapport de forme d’où son appellation de fin. Un transistor est composé de multiples fins parallèles les uns aux autres et connectés ensemble afin d’augmenter le courant total. La grille contrôle le passage du courant dans les canaux qui sont entièrement désertés. Les canaux sont isolés entre eux par de l’oxyde et l’isolation avec le substrat de silicium peut être réalisé grâce à un oxyde enterré (BOX) [Chang11] ou par implantation comme c’est le cas ici. La technologie 22 nm d’Intel comporte 9 niveaux d’interconnexions métalliques et utilise un substrat de silicium massif (bulk). La périodicité (pitch) des fins est de 60 nm et celle des grilles contactées (CPP) de 90 nm.
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Table des matières
INTRODUCTION
CHAPITRE I. LA MINIATURISATION DES MOSFET ET SES LIMITES
I.1. Contexte de l’industrie des semi-conducteurs
I.1.1. Applications, marché, acteurs
I.1.2. Critères de performance
I.2. Architectures à canaux entièrement déserté (FD)
I.β.1. L’électrostatique dans un transistor à effet de champ et ses limites
I.2.1.a. Régimes de fonctionnement de la capacité MOS sur Si massif
I.2.1.b. Le contrôle électrostatique dans les canaux courts
I.2.2. FD : FinFET
I.2.2.a. Architecture et fabrication
I.2.2.b. Spécificités de l’architecture FinFET
I.2.3. Le FD planaire
I.2.3.a. Architecture et fabrication FDSOI
I.2.3.b. Le BOX et la polarisation face arrière : le Back-bias
I.2.3.c. Électrostatique
I.2.3.d. La variabilité des transistors FDSOI
I.2.4. Autres architectures multi grilles et évolution vers une grille enrobante
I.2.4.a. Les architectures double grille
I.2.4.b. Les architectures triple grille
I.2.4.c. L’architecture ultime à grille enrobante
I.3. Conclusion du chapitre
CHAPITRE II. : UTILISATION DE CONTRAINTES POUR AMELIORER LE TRANSPORT DANS LES MOSFET FDSOI PLANAIRES
II.1. Synthèse bibliographique de l’influence des matériaux du canal et de la contrainte sur le transport
II.1.1. Définition de la mobilité et méthodes d’extraction
II.1.1.a. Notions de mobilité
II.1.1.b. Méthodes d’extraction de la mobilité effective
II.1.2. Choix du matériau du canal
II.1.2.a. Canaux en SiGe
II.1.2.b. Canaux en matériaux III-V
II.1.3. Influence de la contrainte sur le transport
II.1.3.a. Influence de la contrainte sur la structure de bande
II.1.3.b. Le modèle piézorésistif
II.1.3.c. Hypothèses et limites du modèle piézorésistif
II.1.4. Procédés induisant de la contrainte dans la littérature
II.1.4.a. Cas de l’utilisation de couches de nitrure pour mémoriser la contrainte (SMT)
II.1.4.b. Influence des Sources et Drains épitaxiés sur les performances
II.1.4.c. Performances des nFET avec des S/D en SiC
II.1.4.d. Contraintes du métal de grille ou des contacts
II.3. Intégration des procédés de fabrication en gate-first et introduction de contraintes
II.4. Influence des couches contraintes (CESL) sur les performances
II.4.1. Cas des couches en tension (tCESL)
II.4.1.a. Performances des nFET avec un CESL
II.4.1.b. Modélisation et simulation de l’effet du CESL tensile
II.4.2. Cas des couches en compression (cCESL)
II.5. Influence des substrats sSOI sur les performances
II.5.1. Performances des nFET sur sSOI
II.5.2. Performances des pFET sur sSOI
II.6. Performances des pFET avec des S/D en SiGe
II.6.1. Résultats électriques
II.6.2. Résultats morphologiques S/D SiGe profonds
II.7. Effets de contrainte induits par le STI
II.8. Co-intégration de différents procédés pour le CMOS
II.8.1. Co-intégration de procédés contraints pour les nFET et pFET et performances statiques
II.8.2. Mesures de contrainte dans le canal des pFET
II.9. Influence de l’orientation sur le transport
II.10. Conclusion du chapitre
CHAPITRE III. INTEGRATION « GATE-LAST » POUR LES TRANSISTORS FDSOI PLANAIRES
III.1. Etat de l’art des intérêts et inconvénients de l’intégration Gate-Last
III.1.1. Spécificités de l’intégration gate-last
III.1.β. Méthodes d’ajustement de la tension de seuil
III.1.2.a. Le travail de sortie de la grille métal
III.1.2.b. L’ajout d’additifs dans la grille
III.1.2.c. Le matériau du canal : cas du SiGe
III.1.2.d. Avantages de l’intégration gate-last pour l’ajustement du travail de sortie
III.1.γ. Techniques permettant de réduire l’EτT
III.1.3.a. L’utilisation des high-k
III.1.3.b. Réduction de l’oxyde piédestal par « scavenging »
III.1.3.c. Le phénomène de « Roll-off »
III.1.4. Augmentation des contraintes mécaniques
III.2. L’intégration Gate-Last planaire sur SOI
III.2.1. Enchainement(s) des procédés de fabrication
III.2.2. High-k first
III.β.γ. L’enjeu des étapes de CMP en gate-last
III.2.4. Etude du retrait de la grille Poly-Si
III.2.5. Choix du métal de grille et de l’encapsulation
III.2.5.a. Influence de l’encapsulation sur les propriétés de la grille
III.2.5.b. Etude d’une intégration mixte : métal de grille chaud et froid
III.3. Performance canal court des transistors gate-last sur SOI
III.3.1. Cas des transistors gate-last non contraints
III.3.1.a. Fabrication des dispositifs
III.3.1.b. Performances des dispositifs non contraints
III.3.2. Cas des transistors gate-last contraints
III.3.2.a. Fabrication des dispositifs et introduction de la contrainte
III.3.2.b. Mesures de contraintes lors de la fabrication
III.3.2.c. Performances des dispositifs contraints
III.3.2.d. Comparaison des performances des pFET gate-last par rapport au gatefirst
III.γ.γ. Perspectives de l’intégration gate-last
III.3.3.a. High-k last
III.3.3.b. La fiabilité
III.3.3.c. Variabilité des transistors Gate-Last sur SOI
III.4. Conclusion du chapitre
CONCLUSION
