ANALYSE STATIQUE ET DYNAMIQUE DU TRANSISTOR FLIMOS DE PUISSANCE

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Structures de composants MOS de puissance et principe de fonctionnement

Il existe deux types de transistors DMOS de puissance : les transistors discrets (structures verticales) et les transistors intégrés (structureslatérales en général). Les structures latérales LDMOS (latéral DMOS) sont utilisées pour des applications de puissance basses tensions radio fréquences [5] ne dépassant pas des tensionsde 100 Volts

Composants discrets

Le transistor VDMOS

La figure I.1 montre une cellule élémentaire du transistor VDMOS. Ce transistor est fabriqué en utilisant le processus de double diffusion MOS. La source et la grille sont localisées à la surface de la puce alors que le drain se situe à l’ arrière de la puce. À l’état passant, la tension grille-source Vgs est supérieure à la tension de seuil VT et un canal d’inversion de type N est ainsi formé en surface de la zone du canal permettant le passage du courant entre le drain et la source. Ce courant passe, en grande partie, dans le volume de la structure à travers la zone de drift N-. Une partie de ce courant passe en surface dans le canal et dépend de la mobilité des électrons dans la couche inversée.
La résistance du canal d’inversion est une limitation supplémentaire dans le cas des transistors VDMOS basse tension et elle est aussi importante dans le cas des nouveaux MOS de puissance fabriqués à base de carbure de silicium, à cause de la faible mobilité dans la couche inversée [6]. La zone de drift N- assure au transistor VDMOS la faculté de bloquer la tension à l’état bloqué. Pour une structure VDMOS bien optimisée [7,8], la tension de claquage dépend du dopage et de l’épaisseur de la zone de drift. En effet, pour bloquer des tensions très élevées, la zone de drift doit être faiblement dopée et suffisamment large pour permettre à la zone de charge d’espace de s’étendre. Par conséquent, cettezone large et faiblement dopée devient, à l’état passant, une résistance très grande que l’onne peut réduire que par augmentation de la surface active du composant ou par utilisation de nouveaux concepts comme le concept de la superjonction par exemple. L’utilisation de matériaux de forte énergie d’ionisation peut aussi être une très bonne solution à ce problème.
Il existe donc un compromis entre la résistance à l’état passant et la tension de claquage des transistors VDMOS de puissance.

Composants intégrés

L’intérêt de ces structures coplanaires est qu’elles peuvent être intégrées avec la partie traitement du signal analogique ou numérique pour le développement du système sur une puce (System-on-Chip : SoC). L’avantage de cette intégration réside dans l’élimination des éléments parasites dus aux fils de liaison dans lescircuits discrets, suppression de circuits d’interface entre la puissance et le contrôle et la réduction du poids et du coût de la fonction électronique de puissance réalisée sur une puce. Les technologies les plus connues sont : ‘‘SmartMOS’’ utilisée par Freescale et ‘‘BCD’’ util isée par ST Microelectronics. Le composant intégré le plus utilisé est le LDMOS caril est capable de fonctionner à des fréquences très élevées [5] et parce que ses troisélectrodes sont en surface, ce qui facilite son intégration.

Le transistor LDMOS

La figure I.3 montre une coupe schématique du transistor LDMOS classique. La tension de claquage est limitée dans cette structure à des tensions de l’ordre de 250 Volts. En effet, le claquage dans cette structure se produit généralement à la fin de la métallisation de grille (à cause de la faible épaisseur de l’oxyde de grille) ou à la jonction cylindrique PN -. Il dépend principalement du dopage de la zone de drift et de la distance Ld entre la fin de la métallisation de grille et le début de l’ouverturede la diffusion de drain [12, 13]. La couche enterrée N permet de limiter l’extension de la zone de charge d’espace dans la région N et d’éviter le perçage du substrat P. Elle peut permettre aussi d’annuler le gain du transistor parasite PN-P entre le substrat et la diffusion P source du transistor MOS de puissance.
Le courant électrique passe en surface de la structure et dépend de la distance L ; cette distance est appelée aussi longueur de la zone de drift. Plus cette distance est faible et plus la résistance à l’état passant du composant est faible. Malheureusement, la tension de claquage diminue quand Ld diminue et il a été démontré par des simulations umériquesn bidimensionnelles [13] qu’il existait une distance de drift optimale assurant une tension de claquage maximale pour un dopage de drift donné.
Ceci limite donc la densité d’intégration car le choix de la distance de drift, qui se trouve en surface de la structure, sera imposé par le compromis entre la tension de claquage et la résistance passante spécifique.
De plus, la présence des trois électrodes sur la face supérieure de la puce ne facilite pas la densification des cellules mises en parallèle pour former le transistor LDMOS de puissance. La source et le drain se présentent le plus souvent sous forme de bandes parallèles interdigitées.

Le transistor LUDMOS

Afin d’améliorer la tension de claquage des structures MOS latérales, M. Zitouni [13] a proposé une structure LDMOS intégrant une tranchéed’oxyde dans la zone de drift à la fin de métallisation de grille. Cette structure (figure I6),. appelée LUDMOS, permet de réduire le champ électrique en surface. Zitouni a ensuite proposé, en essayant de réduire la résistance passante spécifique, plusieurs variantes [13] de cette structure en éliminant la distance entre la tranchée et le drain (structure 2), puis en remplissant la tranchée par le polysilicium de grille (structure 3) et, enfin, en surdopant la surface de la zone de drift (structure 4).
Malgré l’allongement du trajet du passage du courant cette structure permet d’obtenir un meilleur compromis entre la résistance passante spécifique et la tension de claquage comparée à une structure LDMOS conventionnelle de même tension de claquage. À l’aide de simulations bidimensionnelles, il a été montré [13]que pour une tension de claquage de 60 Volts, la résistance passante spécifique n’est quede 0,6 m .cm2 contre 1,57 m .cm2 pour une structure LDMOS conventionnelle 60 Volts, soit une réduction de plus de 60%.

Caractéristiques statiques d’un transistor VDMOS de puissance

Comme dans le cas des autres structures de puissance silicium, le transistor MOS de puissance doit intégrer dans sa structure une zone faiblement dopée, – le cas du N dans transistor VDMOS canal N, pour soutenir la tension à l’état bloqué. La tension de claquage dépend de l’épaisseur et du niveau de dopage de cette zone de drift N-.

Dans ce paragraphe, nous allons nous intéresser à l’étude de la tension de claquage, appelée tension de premier claquage, équivalente à la tension maximale drain-source Vds pour une tension grille-source Vgs nulle. Le transistor est à l’état bloqué et aucun courant ne circule entre le drain et la source. À cause du dopage de l a diffusion P source supérieur au dopage de la zone de drift N-, la zone de déplétion s’étend principalement dansla zone faiblement dopée N- de drift. Si la structure est bien conçue [7, 8], on peut considérer que le claquage s’opère à la jonction plane ‘‘P-body/N – drift’’. Dans ce cas, on peut assimiler la structu re du transistor VDMOS à une diode PN -N+ polarisée en inverse.

Tension de claquage

À l’état bloqué et pour une tension Vgs nulle, la tension de drain ne peut évoluer au-delà d’une tension maximale connue sous le nom de tension de premier claquage. À l’approche de cette limite, le claquage se produit par avalanche et le courant de drain augmente inconsidérément.

Le claquage de la structure VDMOS a de multiples origines -figure I.7- : 1) zones latérales où les effets de courbures des jonctions sont prépondérants, 2) zones frontales où l’extension de la charge d’espace peut être ou ne pas être limitée, 3) zones de surface de la région peu dopée recouverte de l’oxyde de grille et 4) l’oxyde lui-m ême.

Ces problèmes ont été largement traités par Gharbi[7]. Plusieurs techniques de garde de jonctions sont utilisées pour éviter un claquage prématuré de la structure en tentant de minimiser les effets de surface et d’allonger le ra yon de courbure des jonctions, inévitable dans le cas des diffusions, pour essayer d’atteindre le claquage théorique de la jonction plane [7, 15, 16].

Il faut noter que l’électrode de grille étalée surtoute la surface intercellulaire permet aussi de réduire le champ à la surface de la structure. En plus, par un choix judicieux de la distance intercellulaire, on peut obtenir un autoblindage pour protéger l’oxyde de grille [7, 8].

Dans la pratique, on utilise des techniques de garde de jonction pour permettre à la structure de tenir jusqu’à 90% de la tension de claquage de l a jonction plane [7].

Les autres résistances

Les autres résistances de la structure VDMOS sont :la résistance de la diffusion N de source, la résistance du substrat et les résistances des contacts. La résistance de la diffusion N de source est négligeable devant les autres résistance à cause du fort dopage N +. Par contre, la résistance du substrat est non négligeable dans lecas des transistors basse tension car le substrat doit être suffisamment épais pour permettrla robustesse de la plaquette durant les étapes de fabrication du composant. La résistance ud substrat peut être calculée en utilisant la formule de calcul de la résistance d’un barreau semi-conducteur de dopage Nsub et d’épaisseur Esub : Rsub = Esub (I.34)

Dans le cas des transistors MOS de petites puissances destinés aux applications portables (tension de claquage de l’ordre de 30 Volts), les résistances de connexion ne sont plus négligeables devant les résistances du silicium grâce aux nouvelles structures MOS de puissance à haute densité d’intégration comme les ransistors MOS à tranchées par exemple. C’est pour cette raison que plusieurs fabricants de composants de puissance ont modifié la façon de connecter leurs puces, dans le cas des com posants de petites puissance, afin de résoudre les divers problèmes dus aux boîtiers standards utilisés : résistance de connexion, inductance parasite et résistance thermique.

Limite du silicium des transistors DMOS verticaux

En théorie, on peut admettre que la résistance à l’état passant du transistor MOS de puissance dépend du nombre de cellules élémentaires mises enparallèle constitutives de ce composant. Cela implique qu’en augmentant le nombre de cellules mises en parallèle, on peut réduire la résistance à l’état passant du transistor MOS de puissance. Mais cette réduction sera accompagnée d’une surface de puce trop importante. C’est donc le produit (R on.S) de la résistance à l’état passant par la surface active, appelé résistance passante spécifique ou ‘‘specific on-resistance’’ en anglais, qui est le p aramètre le plus important pour les composants MOS de puissance.

Si on considère que la résistance à l’état passantest équivalente à la résistance idéale de drift, c’est-à-dire en négligeant les autres résistances, la résistance passante spécifique idéale peut être donnée par : Ron .S = H – h2 (I.35)

La relation liant la mobilité à la tension de claquage peut être donnée par [24] :  (cm2 .V 1.s 1) = 7,1×102 ×V 0,1 (I.36)

Dans le cas de la limitation de la ZCE, Gharbi [7] a considéré que le champ électrique de claquage à la jonction principale reste égal à celu i de la jonction en non limitation et a exprimé le couple ‘‘épaisseur-dopage’’ de la zone de drift suivant les relations suivantes :

(H – h2 )(cm) = 1,87 ×106 ×VDBR (I.37)

Nd (cm3 ) = 1,85 ×1018 ×VDBR 4 (I.38)

Nous avons considéré le cas de la limitation qui donne la plus faible épaisseur de la zone épitaxiée et donc la plus faible résistance à l’étapassant.

En utilisant les équations (I.35), (I.36), (I.37) et (I.38), on trouve : R .S (W.cm2 ) = 8,9 ×109 ×V 2,4 (I.39)

Cette équation exprime pour un composant MOS vertical, ou plus généralement pour les composants unipolaires de puissance verticaux, la résistance minimale qu’on ne peut pas dépasser pour une tension de claquage donnée.

B.J. Baliga a donné [8] une formule différente de ’équationl (I.39), avec un calcul basé sur un dopage de drift non uniforme, dans laquelle la tension de claquage est à la puissance 2,5 : R .S (W.cm2 ) = 8,3 ×109 ×V 2,5 (I.40)

Cependant, les valeurs des résistances passantes spécifiques calculées par les formules (I.39) et (I.40) sont très proches. Par suite, on utilisera l’équation (I.39).

Par des techniques de protection de la jonction principale de la structure DMOS verticale, de nouvelles structures ont permis de réduire considérablement la résistance de drift et, par conséquent, la résistance passante spécifique desomposantsc unipolaires de puissance. Toutefois, l’équation (I.39) est une limite très difficile à dépasser ou à « briser » dans le cas des transistors VDMOS de puissance basse tension car la résistance de drift ne représente, dans ce cas, que 30 à 40% de la résistance totale de ces structures conventionnelles. Par contre, cette limite peut être dépassée par des nouvelles structures dans le cas des composants MOS haute tension car la résistance de drift représente, dansce cas, plus de 90% de la résistance totale à l’état passant.

Plusieurs travaux de recherches, sur de nouvelles structures silicium ou bien de nouveaux matériaux de substitution au silicium, ont été menés ces dernières années pour essayer de s’approcher ou de « briser » cette limite dite du silicium. C’est ainsi que de nouvelles structures MOS de puissance ont été présentées ; on peut citer, par exemple, les structures à superjonction [25] et les structures à îlots flotta nts [26, 27, 28, 29].

Limite du silicium des transistors DMOS latéraux

La structure LDMOS classique est limitée intrinsèquement à des tensions de claquage ne dépassant pas les 250 Volts. Pour dépasser cette limite, on utilise en général la structure LDMOS Resurf. Nous allons donc retenir cette dernière structure pour définir la limite dite du silicium dans le cas des structures DMOS latérales .Fujihira [25] a proposé une estimation de la relation de silicium pour les structures Resurf conventionnelles : R .S (W.cm2 ) = 2,04 ×106 ×W 5 ×V 2 (I.41)

Wepi étant l’épaisseur de la zone épitaxiée (figure I).4Cette épaisseur dépend du dopage de la zone épitaxiée pour éviter un claquage prématuré ladestructure [25].

Quelques solutions pour dépasser (ou « briser »)la limite dite du silicium

Transistors MOS de puissance à Superjonction

Le concept de la superjonction est basé sur le remplacement de la zone de drift N par plusieurs bandes N et P alternées pour augmenter la surface de la jonction principale. Cela veut dire que le champ électrique peut se développer, dans certaines conditions, non seulement verticalement comme dans le cas des structures conventionnelles mais aussi l’épaisseur de la zone de drift N mais il dépend de la différence des niveaux de dopage et de l’épaisseur des bandes N et P introduites. La résistance à l’état passant dépend du nombre et du dopage des bandes N mises en parallèle, dans le cas du transistor MOS de puissance à canal N.

La figure I.11 donne le schéma de la diode à superjonction constituée d’une succession de trois bandes parallèles de types N et P.

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Table des matières

Évolution des composants de puissance
Objectif de ce travail
CHAPITRE I : ÉTAT DE L’ART DES COMPOSANTS MOS DE PUISSANCE
I.1. Introduction
I.2. Structures de composants MOS de puissance et principe de fonctionnement
I.2.1. Composants discrets
I.2.1.1. Le transistor VDMOS
I.2.1.2. Le transistor MOS à tranchées
I.2.2. Composants intégrés
I.2.2.1. Le transistor LDMOS
I.2.2.2. Le transistor VDMOS up-drain
I.2.2.3. Le transistor LUDMOS
I.3. Caractéristiques statiques d’un transistor VDMOS de puissance
I.3.1. Tension de claquage
I.3.1.1. Cas d’une jonction plane infinie en non limitation ‘‘Non Punch Through’’ (NPT)
I.3.1.2. Cas d’une jonction plane en limitation ‘‘Punch Through’’ (PT)
I.3.2. Résistance à l’état passant
I.3.2.1. Résistance du canal
I.3.2.2. Résistance d’accès
I.3.2.3. Résistance de drift
I.3.2.4. Les autres résistances
I.3.3. Limite du silicium des transistors DMOS verticaux
I.3.4. Limite du silicium des transistors DMOS latéraux
I.4. Quelques solutions pour dépasser (ou « briser ») la limite dite du silicium
I.4.1. Transistors MOS de puissance à Superjonction
I.4.2. Composants MOS à îlots flottants : le transistor FLIMOS
I.5. Matériaux semi-conducteurs à grand gap pour l’électronique de puissance
I.5.1. Introduction
I.5.2. Compromis « résistance passante spécifique / tension de claquage »
I.6. Conclusion
CHAPITRE II : ANALYSE STATIQUE ET DYNAMIQUE DU TRANSISTOR FLIMOS DE PUISSANCE
II.1. Introduction
II.2. Approche analytique unidimensionnelle
II.2.1. Tension de claquage
II.2.2. Résistance à l’état passant
II.2.2.1. Résistance du canal
II.2.2.2. Résistance d’accès
II.2.2.3. Résistance de drift
II.2.2.4. Limite du silicium des structures FLIMOS verticales
II.2.3. Optimisation des structures FLIMOS verticales
II.2.4. Capacité grille-source Cgs
II.2.5. Capacité drain-source Cds
II.2.6. Capacité grille-drain Cgd
II.3. Simulation 2D et interprétation des résultats
II.3.1. Outil de simulation bidimensionnelle PISCES
II.3.2. Structure DMOS verticale
II.3.2.1. Structure FLIMOS 900 Volts
II.3.2.1.1. Simulation de la tenue en tension et de la résistance passante spécifique de la structure VDMOS 900 Volts
II.3.2.1.2. Structure FLIMOS 900 Volts à trois îlots flottants
II.3.2.2. Structure FLIMOS 73 Volts
II.3.2.3. Conclusion
II.3.3. Structure latérale
II.3.3.1. Structure LDMOS conventionnelle
II.3.3.2. Structure FLIMOS latérale 60 Volts à deux îlots flottants
II.3.3.3. Paramètres de la structure FLIMOS
II.3.3.4. Simulation de la structure FLIMOS latérale en coupe
II.3.3.5. Simulation de la partie supérieure de la structure en surface
II.3.3.6. Résistance passante spécifique
II.3.3.7. Conclusion
II.3.4. Impact des îlots sur les performances dynamiques
II.3.4.1. Capacité grille-source
II.3.4.2. Capacité drain-source
II.3.4.2.1. Structure FLIMOS verticale à un îlot flottant 73 Volts
II.3.4.2.2. Structure FLIMOS verticale à 9 îlots flottants 900 Volts
II.3.4.3. Capacité grille-drain
II.3.4.3.1. Structure FLIMOS verticale à un îlot flottant 73 Volts
II.3.4.3.2. Structure FLIMOS verticale à 9 îlots flottants 900 Volts
II.3.5. Conclusion
II.4. Conclusion
CHAPITRE III : MODÉLISATION SPICE DU TRANSISTOR FLIMOS VERTICAL
III.1. Introduction
III.2. Approche physique de la modélisation
III.2.1. Modèle statique
III.2.1.1. Zone du canal
III.2.1.2. Nouveau modèle SPICE du générateur de courant
III.2.1.3. Zone d’accès
III.2.1.4. Zone de drift
III.2.1.5. Diode Dbody
III.2.1.6. Extraction des paramètres statiques
III.2.1.6.1. Tension de seuil VT0 et facteur de transconductance KP
III.2.1.6.2. Paramètres θ, VMAX et ETA
III.2.1.6.3. Résistances Ra et Rbulk
III.2.1.7. Validation du modèle statique
III.2.2. Modèle dynamique
III.2.2.1. Capacité grille-source Cgs
III.2.2.2. Capacité grille-drain Cgd
III.2.2.3. Capacité drain-source Cds
III.2.2.4. Extraction des paramètres dynamiques
III.2.2.4.1. Mesures des capacités inter-électrodes Ciss, Crss et Coss
III.2.2.4.2. Détermination des paramètres Cj0, Vj et m
III.2.2.5. Validation du modèle dynamique
III.2.2.6. Simulation du ‘‘gate charge’’
III.3. Conclusion
CONCLUSION GÉNÉRALE
BIBLIOGRAPHIE