Soutenance mémoire
L’utilisation des propriétés des semi-conducteurs, notamment le silicium, a révolutionné les industries électroniques depuis 1950. Dans ces industries, la densité d’intégration évolue avec l’évolution des technologies, nécessitant une amélioration des systèmes d’intégration (intégration 3D) et de l’utilisation de nouveaux matériaux. Certains de ces matériaux entrent dans la fabrication des diélectriques, qui sont des oxydes avec des capacités isolantes fortement améliorées. Outre les oxydes, les métaux tels que le tungstène, l’aluminium et plus particulièrement le cuivre sont utilisés. L’ensemble de ces composants présents dans différentes parties de la puce confèrent à cette dernière une architecture multicouche complexe.
Lors de la fabrication des produits électroniques à partir des plaquettes de silicium, allant du front-end jusqu’au back-end , plusieurs étapes sont réalisées en température ou avec différents recuits. La puce étant constituée de plusieurs matériaux ayant des coefficients de dilatation thermique différents (CTE1), toutes variations significatives de température induisent des contraintes thermomécaniques conduisant parfois à la détérioration des produits. Des tests électriques tels que l’EWS (Electrical Wafer Sort) sont réalisés sur la puce en fin de fabrication pour voir si cette dernière est opérationnelle. A l’issue de ces tests, certaines puces sont considérées comme défaillantes et exclues de l’assemblage ultérieur. Les contraintes contribuant à ces défaillances, leur maîtrise et/ou minimisation favoriseraient une meilleure fiabilité des puces. La solution serait d’utiliser des matériaux avec des CTE proches sans toutefois changer significativement les propriétés électriques et mécaniques souhaitées. Cette solution serait cependant difficile à mettre en place. C’est pourquoi il est avant tout primordial de mettre en œuvre des techniques permettant l’évaluation de ces contraintes. Ces techniques doivent évidemment être compatibles avec le procédé de fabrication. Elles doivent être idéalement applicables aux différentes étapes de fabrication sans endommager les produits, afin de mesurer la contribution de chaque étape et d’agir en conséquence sur cette dernière. De manière générale, les deux étapes où les mesures in-situ semblent être les plus faciles à réaliser sont la fin du front-end et du back-end, et quelques étapes intermédiaires du back-end.
Circuit intégré
Description
Le circuit intégré aussi appelé puce électronique, est un composant électronique possédant une ou plusieurs fonctions électroniques plus ou moins complexes. Il intègre plusieurs types de composants de base dans un volume réduit, rendant le circuit facile à mettre en œuvre. Ce circuit intégré est présent dans des appareils et engins tels que l’automobile, la téléphonie, les multimédia, l’informatique, etc. L’élément de base de la microélectronique est le transistor MOS fabriqué à partir des matériaux semi-conducteurs. Il est composé de trois parties, à savoir la grille, la source et le drain . Sa fonction repose sur le déplacement des porteurs de charges : les électrons (dopage de type n) et les trous (dopage de type p), formant ainsi deux types de transistors. Suivant la polarisation de la grille, les mouvements des porteurs de charges forment un canal entre la source et le drain qui favorise la circulation du courant électrique et qui crée donc le signal [Bonnaud, 2006]. Les deux types de transistors sont associés pour réaliser des fonctions électriques complémentaires. C’est ce qu’on appelle CMOS3. De nos jours, les industries des semiconducteurs développent des technologies en deçà de 28nm. Le nombre 28nm représente la longueur de la grille (Lg) .
Les lois de Moore
La course à l’amélioration des circuits intégrés conduit à l’augmentation des fonctionnalités des puces conjointement à l’accroissement du nombre de puces. Pour atteindre ces objectifs, les développements technologiques suivent deux directions distinctes : la première concerne la densité des transistors, appelée la loi de Moore , selon laquelle le nombre de transistors dans un circuit intégré double approximativement tous les deux ans. L’autre, appelée loi More than Moore , prévoit une amélioration des systèmes d’intégration. Les circuits intégrés les plus denses sont les mémoires et ceux les plus complexes sont les microprocesseurs.
Les transistors sont fabriqués sur une même surface plane d’une plaquette de silicium monocristallin, les uns à côté des autres. La plaquette est ensuite découpée en plusieurs parties constituant ainsi des puces qui sont ensuite mises en boitier. Ce système de réalisation des circuits intégrés est appelé intégration 2D (ou planaire) . Mais ce type d’intégration devient plus complexe lors des connexions et demande plus d’espace.
En suivant la loi de Moore, le réseau d’interconnexions devient de plus en plus dense avec une augmentation de la longueur des interconnexions. Ceci génère une amplification des effets d’interférence et une augmentation du temps de fabrication. Ajoutés à cela des problèmes liés à la dissipation d’énergie et d’intégrité du circuit [Meindl, 2003].
Si l’on considère une interconnexion comme étant un circuit composé de résistance R (les lignes métalliques) et de capacité C (correspondant à l’espace entre deux lignes, qui est généralement de l’oxyde), les délais d’interconnexion s’expriment alors par le produit RC [Fevennec, 2005]. Ainsi, plus le réseau sera dense, plus les délais seront augmentés. Ceci conduisit donc les ingénieurs en microélectronique à évoluer vers des processus d’intégration 3D . Ceci consiste à assembler les composants électroniques les uns par-dessus les autres en établissant des connexions courtes entre eux.
Procédés de fabrication et quelques problèmes associés
Les circuits intégrés sont fabriqués sur des plaquettes de silicium monocristallin généralement de 200 ou 300mm de diamètre et d’environ 750µm d’épaisseur. Ils suivent deux grandes étapes de fabrication : le Front-End (FE : opérations niveau plaquette) et le Back-End (BE : le reste des opérations). Durant ces étapes, la puce est soumise à différents chargements qui peuvent entrainer des délaminations, des fissures et même des ruptures de la puce. Les problèmes rencontrés seront donc détaillés.
Front-End
Le FE concerne les étapes de fabrication relatives aux transistors et aux interconnexions. Selon leur taille, plusieurs dizaines ou centaines de puces peuvent être produites par plaquette. Le FE est divisé en deux parties : Le Front-End of Line (FEoL) et le Back-End of Line (BEoL).
Front-End of Line
Le FEoL désigne la partie active du FE c’est-à-dire l’étape relative à la fabrication des transistors MOS et d’autres composants électriques tels que les résistances, les capacitances, les diodes, etc. Le nombre de transistors MOS fabriqués sur des plaquettes de silicium atteint plusieurs centaines de millions.
Back-End of Line
Le BEoL désigne la partie passive du FE. Il permet de connecter les composants actifs entre eux. Cette étape est réalisée avec des lignes de métaux enrobées de diélectriques et empilées à différents niveaux. L’ensemble de cet empilement est nommé interconnexions. Selon la technologie, les couches IMD (Inter Metal Dielectric) s’étendent aujourd’hui de quatre à dix niveaux. Le nombre de niveaux varie aussi pour une technologie donnée en fonction de la complexité de l’application visée.
Par le passé, les interconnexions étaient fabriquées par gravure soustractive (ou gravure directe) de couche d’aluminium définie par un motif photorésistant. Mais dans la quête de la performance des circuits intégrés, l’aluminium est remplacé par du cuivre. Ceci car le cuivre a une résistivité électrique plus faible que l’aluminium, et donc permet d’augmenter la performance du circuit. La faible résistivité permet aussi de minimiser la chaleur produite par effets Joule, d’avoir d’importantes densités de courant et donc des tailles réduites. Le cuivre a une énergie d’activation plus faible que l’aluminium et est plus résistant aux problèmes d’électromigration. La nouvelle méthode utilisée est appelée double damascene qui consiste à graver les isolants et à les remplir avec du cuivre. L’aluminium est toujours utilisé pour les plots métalliques au-dessus des interconnexions car il s’oxyde moins facilement que le cuivre. La connexion entre transistors au premier niveau de contact est faite de tungstène pour éviter la diffusion atomique du cuivre.
Pour les isolations électriques, deux familles d’isolants sont utilisées : organiques (SiO2 : oxyde de silicium, FSG : FluoroSiliconGlass, TEOS : TetraEthylOrthoSilicate) et inorganiques (Si0CH : SiO2 dopé en carbone). Cette dernière permet d’augmenter significativement leurs propriétés isolantes. La nouvelle génération de diélectrique contient des pores afin de réduire leur permittivité. On les appelle Low-k ou ultra Low-k. Le premier niveau de contact dénommé PMD (Pre-Metal Dielectric) utilise des oxydes (SiO2) comme diélectrique. Les niveaux de connexions supérieurs sont numérotés Vx (couche de via) et Mx (couche de métal). Afin de protéger la partie supérieure des interconnexions, une couche dite de passivation est ajoutée en utilisant l’oxyde de silicium (500nm d’épaisseur) et le nitrure de silicium (600nm d’épaisseur). La plaquette de silicium suit un long processus dans la salle blanche dans divers ateliers. Elle est soumise à une lumière visible ou à une radiation ultra violet à travers un masque représentant un motif donné qui sert de base à la fabrication des composants sur la plaquette.
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Table des matières
REMERCIEMENTS
TABLES DES MATIERES
LISTE DES FIGURES
LISTE DES TABLEAUX
GLOSSAIRE
INTRODUCTION GENERALE
I. Contexte industriel
II. Approche adoptée
CHAPITRE I : ETAT DE L’ART
I. Circuit intégré
1. Description
2. Les lois de Moore
II. Procédés de fabrication et quelques problèmes associés
1. Front-End
2. Back-End
III. Contraintes et défaillances induites lors de la fabrication
1. Contraintes résiduelles
2. Défaillances dans les interconnexions
3. Strain engineering
IV. Méthodes d’évaluation des contraintes
1. Démarches expérimentales
2. Démarches numériques
V. Positionnement de la thèse
SYNTHESE I
ABSTRACT I
CHAPITRE II : CONCEPTION DU CAPTEUR DE CONTRAINTE IN-SITU
I. Structure du silicium
1. Silicium monocristallin
2. Silicium amorphe
3. Silicium polycristallin
II. La physique de la piézorésistivité dans les semi-conducteurs
III. Critères de qualité
IV. Capteur de contrainte et relations caractéristiques
1. Description
2. Relations caractéristiques
SYNTHESE II
ABSTRACT II
CHAPITRE III : CALIBRATION DES CAPTEURS
I. Conception d’une machine de flexion quatre-points
1. Méthodes de calibration
2. Conception d’une machine de flexion quatre-points dédiée à la calibration des capteurs
3. Mode opératoire
II. Méthodologie de calibration
1. Plaquette <100> pour n&pMOS
2. Plaquette <110> pour n&pMOS
III. Détermination des coefficients piézorésistifs : applications
1. Technologie CMOS 65nm
2. Technologie BiCMOS 55nm
3. Technologie CMOS 40nm
4. Autres tests
5. Bilan
SYNTHESE III
ABSTRACT III
CHAPITRE IV : EVALUATION DES CONTRAINTES
I. Stratégie de test et études de variabilité
II. Etudes de contraintes induites par le TSV
1. Méthode expérimentale : utilisation des capteurs
2. Approche numérique : simulation par éléments finis
3. Corrélation et discussion
4. Etude complémentaire : calcul de variations de courants de drain
III. Contraintes induites dans un empilement 3D
1. Méthode expérimentale : utilisation des capteurs
2. Méthode numérique : simulation par éléments finis
3. Corrélation et discussion
IV. Contraintes induites dans un empilement 2D
V. Sources d’erreurs liées à l’utilisation des transistors
SYNTHESE IV
ABSTRACT IV
CONCLUSION GENERALE
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