Soutenance mémoire
Les décharges électrostatiques (ESD) sont une cause majeure de défaillance des circuits intégrés. Les conséquences économiques peuvent être dommageables pour tout acteur de l’industrie microélectronique puisque la fiabilité ainsi que le rendement des composants et des systèmes peuvent être affectés. D’une part, un nombre important de retours clients liés aux ESD est constaté, des études menées au cours des années 80’ et 90’ [Russ 1999], [Semenov 2008] ont permis d’observer qu’entre 30% et 70% des causes de défauts constatés par les clients sont liées aux ESD. D’autre part, la mise en place de méthodologies pour s’en protéger peut s’avérer très couteuse. Il apparaît donc nécessaire d’approfondir notre connaissance sur les causes et les effets de ces décharges. Dans ce but, l’ESDA (ESD Association) a été fondée et regroupe, depuis les années 70’, un consortium d’industriels et de chercheurs dans le but de définir des normes, de partager les développements récents et d’établir des feuilles de route en termes d’ESD, et surtout de protections. Ainsi, différentes sources de décharges ont été clairement identifiées et associées à différents modèles considérés comme standards. Celles-ci peuvent apparaître durant tout le cycle de vie du circuit, de la fabrication à l’utilisation. Par exemple, le corps humain peut être la source d’une ESD, lors du contact avec le plot d’un composant ; à ce type d’évènement correspond une norme, une méthodologie de test, ainsi qu’un modèle de décharge (HBM : « Human Body Model »).
Parallèlement, les applications de plus en plus exigeantes imposent l’augmentation des performances des circuits intégrés, ainsi que leur miniaturisation. Ceci est permis grâce aux évolutions technologiques. Pour les fabricants de composants, cela correspond à des défis de plus en plus difficiles à relever du point de vue de la physique des transistors, éléments de base de tout circuit logique. A partir de la technologie 28 nm, une solution apportée, afin de poursuivre la réduction d’échelle et donc la loi de Moore, est de modifier l’architecture de ce transistor, en l’isolant totalement de son substrat par un oxyde enterré mince (BOX) de quelques dizaines de nanomètres d’épaisseur, et en le fabriquant dans une couche de silicium active extrêmement mince, de moins de dix nanomètres. On parle alors de technologie FDSOI (pour « Fully Depleted Silicon on Insulator » : silicium sur isolant totalement déserté). Dans des travaux précédents, il a été montré que la sensibilité aux ESD de ces technologies avancées se révèle élevée et que la conception d’éléments de protection efficaces est plus complexe. Les stratégies traditionnelles ne sont plus nécessairement les plus pertinentes.
Le Transistor MOSFET, en technologie « Bulk », son évolution et ses limites
Le transistor MOS (Metal-Oxide-Semiconductor) est l’élément central des progrès technologiques modernes entrainant la miniaturisation des systèmes d’information. Les puces actuelles peuvent contenir jusqu’à plusieurs centaines de millions, voire quelques milliards de transistors. La course aux dimensions extrêmement faibles permet de satisfaire la loi empirique de Gordon Moore, co-fondateur d’INTEL : « Le nombre de transistors sur une puce de silicium double tous les deux ans ». Elle permet l’augmentation de la densité des circuits intégrésainsi que l’augmentation de leur rapidité, comme nous allons le voir plus loin.
Le transistor MOS [Sze 1981], [Tsividis 1999] est une structure permettant le contrôle d’un canal de porteurs (trous ou électrons) par un champ électrique transverse créé par la grille . La densité de trous ou d’électrons est ainsi modulée par la grille grâce au changement du potentiel dans le semi-conducteur. On parle alors d’effet de champ. De part et d’autre du canal, se trouvent les régions Source et Drain qui agissent comme réservoir de porteurs et sont reliées par le canal. On parle d’état passant (VGS ≥ Vth dans le cas d’un MOSFET de type N) lorsque le canal est formé, une faible résistivité est alors observée et un courant peut circuler depuis la source vers le drain (dépendant de la tension VDS). Par ailleurs, on parle d’état bloqué lorsque la tension de grille est faible, aucun courant ne circule (à l’exception de courants de fuite). Idéalement, le transistor MOSFET se comporte donc comme un interrupteur pouvant changer d’état en fonction de VGS.
Cependant, le comportement du transistor MOS réel est loin d’être idéal et de nouveaux défis sont apparus avec la diminution de ses dimensions, occasionnant des changements technologiques. La grille, classiquement réalisée en silicium poly-cristallin, est remplacée par une grille métallique afin d’empêcher la déplétion de la grille, augmentant le CET (« Capacitive Equivalent Thickness », épaisseur électrique d’une capacité équivalente entre la grille et le canal, avec la permittivité du SiO2 : 3,9) [Park 2009]. L’isolant de grille est désormais composé de matériaux à forte permittivité (High-K : εR > 20) tels que l’oxyde d’hafnium (HfO2), en plus d’une fine couche de SiO2 à l’interface oxyde-canal. L’emploi de matériaux à forte permittivité diélectrique permet d’augmenter la capacité de grille, sans en diminuer trop l’épaisseur (ce qui se ferait au détriment de la fuite de grille). Différentes implantations sous la grille ont été introduites:
– Des implants du même type que le canal pour empêcher le « perçage » et ajuster la tension de seuil Vth du transistor [Hu 2010].
– Des implants faiblement dopés, de type opposé et situés proches des source et drain (LDD pour « Lightly Doped Drain ») permettant de limiter le champ électrique latéral afin de diminuer les effets de porteurs chauds , l’avalanche à fort VDS [Vinson 2000] et les effets de canaux courts canaux courts [Liu 1993].
D’autre part, une épitaxie permettant de surélever les régions source et drain [Packan 2009] est introduite. Pour poursuivre la miniaturisation des transistors, comme nous l’avons vu, il a été nécessaire d’ajouter de nombreux éléments à sa structure de base. Cependant, afin de garantir des performances acceptables (fort courant à l’état passant, faible fuite), de nouvelles architectures sont désormais introduites dans l’industrie de la microélectronique.
Présentation du transistor FDSOI
Les différentes solutions permettant le passage d’un nœud au suivant sur silicium massif ne sont désormais plus suffisantes pour garantir un fonctionnement optimal du transistor MOSFET (fort ION et faible IOFF). De nouvelles architectures ont alors été introduites améliorant le contrôle électrostatique de la grille sur le canal. Certains industriels ont annoncé la transition vers des technologies planaires FDSOI (Silicium sur Isolant totalement déserté [Planes 2012]), d’autres sur des architectures non planaires de type FinFET [Auth 2012] (double grille vertical).
Les transistors NMOS et PMOS sont ici placés sur une couche d’oxyde de silicium enterré (BOX pour « Buried Oxyde ») assurant une isolation totale avec le substrat. Ainsi, la zone de canal (Body) est donc ultra fin puisque délimité entre la grille et le BOX. Pour le nœud 28 nm, l’épaisseur de l’oxyde enterré est TBOX=25 nm, celle du film de silicium, de 7 nm (typiquement non dopé : NA ≈ 10¹⁵ cm⁻³). Nous parlons alors d’une technologie UTBB (pour « Ultra Thin Body and BOX »). Par ailleurs, sous l’oxyde enterré, un « Ground Plane » (Plan de masse) est implanté, il s’agit d’une zone fortement dopée (avec une concentration NA,D > 10¹⁸ cm⁻³), empêchant une dépeuplement trop important du substrat et assurant ainsi le rôle de grille arrière. Afin de contacter les Ground Planes, le silicium et le BOX sont localement gravés, permettant de réaliser un accès pour contrôler le potentiel du « Well » (caisson) sous le BOX. Au-dessus du canal, pour réaliser la structure MOS, un empilement de grille est formé, il comporte:
– Une couche mince d’oxyde de silicium (SiO2) « Interface Layer » permettant d’assurer une bonne qualité d’interface canal-oxyde.
– Une couche d’oxyde à forte permittivité diélectrique (HfO2). Le choix de ce type de matériau permet un gain en contrôle électrostatique par l’augmentation de Cox = εox/tox
– Un métal disposant d’un travail de sortie dit « mid-gap » (situé à mi-chemin entre la bande de valence et la bande de conduction du silicium), généralement TiN ou AlTiN.
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Table des matières
Introduction
Bibliographie
C h a p i t r e 1 Etat de l’art des technologies SOI et des protections ESD
1.1. Pourquoi utiliser le Silicium sur Isolant dans les technologies CMOS avancées?
1.1.1. Le Transistor MOSFET, en technologie « Bulk », son évolution et ses limites
1.1.2. Amélioration des performances du MOSFET grâce à l’architecture UTBB
1.2. Principe des protections ESD
1.2.1. La problématique ESD
1.2.2. Modèles de décharge
1.2.3. Stratégies de conception de protections à l’échelle du circuit
1.2.4. Composants élémentaires couramment utilisés comme protection dans les
technologies CMOS
1.2.5. Méthodes de caractérisation spécifiques aux protections ESD
1.3. Conclusion
1.4. Bibliographie
C h a p i t r e 2 Revue des dispositifs ESD en SOI
2.1. Le portage des approches « standards »
2.2. L’approche industrielle : Hybridation du substrat
2.2.1. Diode « Under the BOX »
2.3. Solutions « innovantes »
2.3.1. Résistance à Effet de Champ (FER)
2.3.2. Diode à Effet de Champ (FED)
2.3.3. FED avec caissons (DWFED)
2.3.4. Thyristor Latéral (LSCR)
2.3.5. TRIAC
2.4. Conclusions
2.5. Bibliographie
C h a p i t r e 3 Un nouveau dispositif de protection : le Z²-FET
3.1. Fabrication du dispositif
3.1.1. Technologie 28 nm FDSOI
3.1.2. Technologie 14 nm FDSOI
3.2. Principe de fonctionnement
3.2.1. Déclenchement de la structure
3.2.2. Impact des polarisations de grille avant et arrière
3.2.3. Caractéristiques statiques I-V mesurées
3.2.4. Modélisation
3.3. Comparaisons avec d’autres types de diodes
3.3.1. Comparaison avec la « gated-diode »
3.3.2. Comparaison avec la « FED »
3.4. Optimisation de l’architecture du dispositif : simulation et mesure
3.4.1. Impact des épaisseurs de silicium et d’oxyde enterré
Impact des longueurs LG et Lint 3.4.2.
3.4.3. Impact de la durée de vie des porteurs
Optimisation du dopage dans la zone Lint 3.4.4
Comportement en température du Z2
3.4.5. -FET optimisé
3.5. Analyse du comportement transitoire du Z²-FET
3.6. Conclusions
3.7. Bibliographie
C h a p i t r e 4 Un nouveau dispositif de protection : BBC-T
4.1. Description et fabrication de la structure
4.1.1. Technologie 28 nm FDSOI
4.1.2. Technologie 14 nm FDSOI
4.2. Principe de fonctionnement
4.3. Couplage capacitif sur la grille arrière
4.3.1. Effet MOS « face arrière »
4.3.2. Contrôle du déclenchement et de la fuite du BBC-T
4.4. Influence des longueurs de base LN et LP
4.5. Influence des dopages de bases NA et ND
4.6. Analyse du comportement transitoire du BBC-T
4.7. Comportement en température
4.8. Vers un Thyristor non dopé, contrôlé par deux grilles arrières
4.9 Conclusions
4.9. Références
Conclusions
Publications de l’auteur
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